如何编写高效的测试平台(TESTBENCHE)

本应用指南是为那些他们刚刚接触HDL检验流程,并且还不具备编写用于验证HDL设计的测试平台的丰富经验的逻辑设计师编写的。作者Mujtaba Hamid为布署和构建高效的测试平台提出了指导方针,并提供了一个开发自检测试平台的算法,这个自检测试平台可以用于任何设计中。

由于设计规模和复杂性的增加,数字设计的验证已经变得愈发困难重重,且耗时耗力。为应对这一挑战,验证工程师们需要借助几种工具和方法。对于数百万门电路的大型设计,设计师通常使用一套常规验证工具。但是,对于较小型的设计,设计工程师通常发现HDL仿真器配合测试平台的方法会有最佳表现。因此,测试平台已经成为验证高级语言设计的标准方法。一般而言,测试平台承担以下任务:
• 将被检设计(DUT)实例化
• 通过将测试向量应用到模型来仿真这个DUT
• 将结果输出到一个终端或波形窗口中进行视觉检查
• 可以选择将实际结果与预期结果进行对比
通常,设计师使用作为行业标准的VHDL语言或Verilog 硬件描述语言编写测试平台。测试平台调用功能设计,并对其仿真。复杂的测试平台还执行附加功能——例如,它们包含确定针对设计的合适的设计仿真的逻辑,或是比较实际结果与预期结果的逻辑。

测试平台为工程师提供了一个可移植可升级的验证流程。使用混合语言仿真器,设计师可以自由使用他们的HDL语言来验证设计,不论这些设计是用VHDL还是用Verilog编写的。对于搭建使用简单结构且所需源代码最少的测试平台,高级行为语言提供了更多便利。

本应用指南描述了一个组织良好的测试平台的结构,并提供了一个自检测试平台的范例——这种测试平台实现了实际结果与预期结果的自动对比。自检验测试平台实现了验证仿真过程中的正确设计结果的自动化,设计可从此受益。

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