在数字电路中，时钟脉冲信号是最重要的信号之一。一个数字电路往往需要多种频率的脉冲作为驱动，通常采用一
个高频晶振产生一种高频率的脉冲，再利用其它的分频方法进行分频，从而产生各种不同频率的脉冲，是一种常用的方法。本文设计的分频器是采用Verilog HDL 硬件描述语言，采用参数化的设计思想，在FPGA 上实现的一种软件化的分频器，且该分频器仅占用FPGA 的几个逻辑单元。