跳转到主要内容
FPGA 开发圈
Toggle navigation
新闻
视频
技术文章
博客
下载中心
活动
登录
注册
下载中心
VHK158 评估板用户指南
本文详细介绍了 VHK158 评估板的功能
2023-08-11 |
VHK158
,
用户指南
,
Versal
,
UG1611
,
首页推荐
AI 引擎编程：卡恩进程网络演进
本文描述 AI 引擎如何使用 Kahn 进程网络模型进行图形编程
2023-08-01 |
WP552
,
AI引擎
,
卡恩进程网络
Vitis 统一软件平台文档：应用加速开发
Vitis 工具可在各种不同的设计流程内为异构系统提供编译、链接、剖析和调试功能
2023-07-19 |
Vitis
,
应用加速
,
每日头条
,
用户指南
随温度变化的动态电压缩放实现
本文描述了为支持AMD Versal™器件的-2LLI SKU的低温补偿DVS功能而需要实施的硬件和软件变更。
2023-06-19 |
XAPP1394
,
Versal
医疗设备嵌入式系统的风险管理
本文介绍了医疗设备设计中的功能安全和网络安全方法
2023-05-31 |
嵌入式系统
,
医疗设备
,
风险管理
112Gbps GTM收发器的PCB通道设计指南
本文详细介绍了高速串行数据传输的印刷电路板（PCB）通道设计要求
2023-05-30 |
XAPP1392
,
PCB设计
,
GTM收发器
,
首页推荐
AI引擎的自动数字预失真设计生成
本文描述了一个在AI引擎上自动生成DPD前向路径设计的工具，无需编写一行代码。
2023-05-26 |
AI引擎
,
数字预失真
,
DPD
,
XAPP1391
RFSOC 指南现已推出！
了解如何构建软件定义的无线电，获取实操示例
2023-05-23 |
RFSoC
,
无线电
,
教学指南
,
首页推荐
Vivado Design Suite用户指南：动态功能交换
FPGA 技术支持灵活开展现场编程和再编程，无需通过设计修改来重建互连结构
2023-05-18 |
动态功能交换
,
DFX
,
用户指南
Versal ACAP 600G Channelized Multirate Ethernet Subsystem (DCMAC) LogiCORE IP 产品指南
本文档旨在描述 Versal® ACAP 600G Channelized Multirate Ethernet Subsystem (DCMAC)
2023-05-09 |
Versal ACAP
,
PG369
,
DCMAC
Vitis AI RNN用户指南（v3.0）
本文描述了如何进行基于模型的设计，在Simulink®环境中实现快速设计探索
2023-05-08 |
Vitis AI
,
RNN
,
UG1563
,
每日头条
使用 Vivado MIG 创建存储器接口设计
本产品指南提供了有关使用、自定义和模拟一个LogiCORE IP DDR3或DDR4 SDRAM、LPDDR3 SDRAM
2023-05-04 |
PG150
,
存储器接口
2022.2 Versal Advanced I/O Wizard：RX/TX 单端管脚和差分管脚置于单个 bank 中时出现问题
在 Vivado 2022.2 中使用 Advanced I/O Wizard 并配置源同步 TX+RX 接口时
2023-05-04 |
Vivado 2022.2
UltraScale+ Integrated 100G Ethernet Subsystem v3.1: 产品指南
本文档旨在提供高性能、低时延的 100 Gb/s 以太网端口，此端口支持广泛的用户自定义和统计数据收集
2023-04-26 |
PG203
,
UltraScale
40G/50G High Speed Ethernet 子系统 v3.2 产品指南
使用物理编码子层 (PCS) 或独立 PCS 实现 40G 或 50G 以太网媒体访问控制器 (MAC)。
2023-04-25 |
PG211
,
IP核
,
每日头条
第一页
前一页
1
2
3
…
下一页
末页
