赛灵思可编程器件应用设计问答集锦 - 时序延迟

Q: FPGA做数字滤波运算的精度是否不如用DSP微处理器软件运算精度高？
A:

Virtex-6 中可以实现单精度和双精度的浮点处理单元软核。DSP硬件单元是定点的18x25处理。客户可以根据实际需要选择精度。

Q: FPGA内部生成的逻辑器件，其时序延迟是否是确定的，如何控制逻辑器件时序关系 ？
A:

某个逻辑器件的延迟是固定的。设计中可以加时序约束，在布局布线完成后检查时序报告看所有的约束是否得到满足 。