Kintex UltraScale FPGA 及 Virtex UltraScale FPGA 的设计咨询 — 3D IC 器件在加电及断电过程中可能会在位于从 SLR 的 I/O 上启用弱上拉

问题:
对于基于 SSI 的 Virtex UltraScale 与 Kintex UltraScale 3D IC 而言,从 SLR 分组中的 I/O 可能会有一个 0-1-0 转换。

这是在某种情况下,在加电及断电过程中启用弱上拉电阻器导致的。

(1楼)Xilinx专家解答:加电 0-1-0 转换为

judyzhong 在 星期四, 06/15/2017 - 14:10 发表。

Xilinx专家解答:

加电 0-1-0 转换

为 UltraScale 器件推荐的加电序列是 VCCINT/VCCINT_IO、VCCBRAM、VCCAUX/VCCAUX_IO 和 VCCO。

如果按照这个序列进行,主 SLR I/O 将在加电过程中处于 3 态下。

但在 PUDC_B 拉高(在配置过程中禁用 I/O 上的上拉)时,位于从 SLR 的 I/O 可能会在 VCCO_0 上电及 INIT_B 断言之间看到一个 0-1-0 转换。

该断言是 I/O 从 3 态变为弱上拉,然后再返回 3 态的变化结果。

该断言可从几百微秒延续至几毫秒。

断电 0-1-0 转换

推荐的断电序列与加电整好相反(VCCO、VCCAUX/VCCAUX_IO、VCCBRAM、VCCINT/VCCINT_IO),但在 VCCO_0 关闭而且器件没有配置时,在位于从 SLR 的 I/O 上会出现 0-1-0 转换。

该断言是内部弱上拉电阻器临时启用的结果。

规避措施:

启用弱上拉电阻器所导致的任何 0-1-0 转换都不会影响 FPGA 功能或其配置序列,

只会影响下游器件。对加电或断电 0-1-0 转换敏感的设计:

1) 下拉至接地的 1K 欧姆电阻对于大多数应用而言,通常都很强,完全可确保弱上拉启用不会跨越大多数下游器件的逻辑 1 阈值。

查看相关数据手册中的 IRPU,了解上拉强度范围。查看数据表: Kintex UltraScale 和 Virtex UltraScale

2) 确保所有对 0-1-0 转换敏感的下游器件都与主 SLR 中的 I/O 连接,并遵守所推荐的电源序列。

3) 如果器件能够在没有故障的情况下承受高层次,PUDC_B 就可拉低,从而可在整个序列中启用上拉。

受到影响的器件:

器件 封装 包含可能有 0-1-0 转换的 I/O 的分组
XCKU085 FLVB1760 49,50,51,52
XCKU085 FLVF1924 51,52,70,71,72
XCKU115 FLVB1760 49,50,51,52,53
XCKU115 FLVD1924 50,51,52,53,70,71,72,73
XCKU115 FLVF1924 51,52,53,70,71,72,73
XCKU115 FLVA2104 50,51,52,53,70,71,72,73
XCKU115 FLVB2104 51,52,53,71,72,73
XCVU125 FLVD1517 71,72,73
XCVU125 FLVB1760 49,50,51,52,53
XCVU125 FLVA2104 50,51,52,53,70,71,72,73
XCVU125 FLVB2104 50,51,52,70,71,72
XCVU125 FLVC2104 70,71,72
XCVU160 FLVB2104 50,51,52,70,71,72
XCVU160 FLVC2104 70,71,72
XCVU160 FLGB2104 50,51,52,70,71,72
XCVU190 FLGC2104 70,71,72
XCVU190 FLGA2577 70,71,72,61,62,63
XCVU440 FLGB2377 50,51,52,53,70,71,72,73,40,41,42,43,60,61,62,63
XCVU440 FLGA2892 49,50,51,52,53,70,71,72,73,39,40,41,42,43,60,61,62,63

注意:7 系列及 UltraScale+ 器件不受该问题影响。

上述一些器件所采用的封装在从 SLR 中没有 I/O 分组,因此不会受到影响。