2015.1 至 2017.3 7 系列 FPGA 收发器向导 v3.5 及更新版本 — 警告:参数‘参考时钟 (MHz)(identical_val_tx_reference_clock)’TXPLLREFCLK 确认失败,无法针对 TXOUTCLK 提

描述

在 7 系列 FPGA 收发器向导中,我选择较高参考时钟频率时,该向导 GUI 有时候会驳回这一选择,显示消息如下:

Validation failed on parameter 'Reference Clock (MHz)(identical_val_tx_reference_clock)' TXPLLREFCLK cannot be source for TXOUTCLK.

例如,如果我选择 CPRI 协议和 9.8304Gbps,GUI 就不支持 TX 参考时钟的 491.52Mhz。

(1楼)Xilinx专家解答

judyzhong 在 星期四, 12/14/2017 - 14:26 发表。

这是一个向导 GUI 限制。

在 TXOUTCLK 来源检查中,GUI 不考虑 TXPLLREFCLK_DIV2 路径。

该问题出现在 2015.1 至 2017.3.1 的 Vivado 版本中,在 Vivado 2014.4 及更早版本中不会出现。

它将在 Vivado 2017.4 中修复。

发现问题的版本:Vivado 2015.1 至 2017.3.1

注意:“发现问题的版本”栏列出了第一次发现问题的版本。

此外,问题还存在于较早期的版本中,但是没有进行过特定的测试以验证较早期的版本。