Zynq UltraScale+ MPSoC 的设计咨询,PS DDR — 在 Vivado 2018.1 中已升级多个 PS DDR 寄存器

描述
以下寄存器已在 Vivado 2018.1 中升级。有什么变化?

(1楼)无标题文档 以下寄存器已升级: 关键的必须修复项 无. 推

judyzhong 在 星期四, 05/03/2018 - 15:57 发表。

无标题文档

以下寄存器已升级:
关键的必须修复项
无.
推荐的可能会影响功能,但没有发现功能问题

  • R011_tPLLLOCK
    • 等待 DDRPHY PLL 锁定的时间。
  • R011_tPLLRST
    • DDRPHY PLL 重置时间
  • R010_tPLLPD
    • DDRPHY 关断时间
  • R06D_dfi_tphy_wrcslat
  • R069_dfi_t_ctrlupd_interval_min_x1024/R069_dfi_t_ctrlupd_interval_max_x1024
    • 未知影响

低优先级、不太可能的影响

  • R046_tCKE
    • 调试专用。只在控制器旁路时使用,而且用户可直接将自刷新命令发送至 DDR。
    • 不影响正常的自刷新操作
  • R010_tPLLGS
    • Xilinx 工具不使用 DDRPHY PLL 变速模式。
  • R04B_post_mpsm_gap_x32
    • 只在用户发起的 DDR4 最大省电模式下使用

无影响

  • R530_GATEDXRDCLK/R530_GATEDXDDRCLK/R530_GATEDXCTLCLK/R540_GATEDXRDCLK/R540_GATEDXDDRCLK/R540_GATEDXCTLCLK
    • 未使用的专用参数/评论的改变

解决方法
在实际操作中,建议升级至 Vivado 2018.1,或使用在(Xilinx 答复 70499)中提供的 2017.4 补丁
该问题在 Vivado 2018.1 及以后版本中已修复。