UltraScale DDR4 — 封装晶片速度表中 tCK(avg) 的 JEDEC 规范升级会影响 DDR4-2133 及更快速度级器件的 CL 和 CWL 值

描述
找到问题的版本: DDR4 v2.2 (Rev. 1)

解决问题的版本: 查看 (Xilinx Answer 69035)

在最新版 JEDEC DDR4 标准(2017 年 6 月发布的 JESD79-4B)中,更高速度级器件的 tCK(avg) 截止周期已从 0.938ns 变成了 0.937ns。

总的来说,这影响了 DDR4-2133、DDR4-2400、DDR4-2666、DDR4-2933 和 DDR4-3200 器件的 CL 和 CWL 的定义。

例如,下面是 JESD79-4A 对 DDR4-2400 的旧定义:

- Min (ns) Max (ns) - -
tCK(avg) 0.938 <1.071 CL = 16 CWL = 14
tCK(avg) 0.833 <0.938 CL = 18 CWL = 16

下面是 JESD79-4B 对 DDR4-2400 的新定义:

- Min (ns) Max (ns) - -
tCK(avg) 0.937 <1.071 CL = 16 CWL = 14
tCK(avg) 0.833 <0.937 CL = 18 CWL = 16

两个版本的不同之处是:此前只有 CL = 18 和 CWL = 16 才对 0.937ns 周期有效,但基于最新规范定义,CL = 16 和 CWL = 14 将对该配置有效。

(1楼)Xilinx DDR4 IP 经过精心设计,可满足

judyzhong 在 星期三, 06/06/2018 - 15:16 发表。

Xilinx DDR4 IP 经过精心设计,可满足 JESD79-4A 规范以及 Vivado 中原生支持的存储器器件的需求。

必须要时,它将生成适当的 CAS 时延及 CAS 写时延,主要取决于所选择的存储器件、速度等级及接口周期。

必要时,如果原生支持组合不适合,定制 CSV 文件可用于生成定制时序参数。

查看 (Xilinx Answer 63462) ,了解详情。