输出信号的偏移约束，这个问题纠结死了。
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请教，对于芯片spartan 3e 250-v100 ISE 是V13.2 |
谢谢！
输出信号的偏移约束，这个问题纠结死了。
星期一, 01/16/2012 - 11:33
星期一, 01/16/2012 - 16:31
#1
正确的约束应该是
NET “DATA_OUT”OFFSET = OUT 10.0 BEFORE “clk_in”
而且clk_in应该已经添加过周期约束。
星期一, 01/16/2012 - 16:29
#2
首先，无论是输入偏移约束，还是输出偏移约束，都是以管脚为约束对像的，也就是说，输入偏移约束是约束输入数据管脚与时钟管脚之间的时序关系，输出约束约束的是输出数据管脚与时钟引脚之间的关系。
对于DCM，你添加周期约束在CLK_IN引脚上后，DCM的所有输出都会相应的产生派生时钟约束（这个在翻译报告中可以看到）。
所以，你添加输出偏移约束时，时序报告也会给出输出引脚相对于输入时钟clk_in之间的关系。
星期三, 01/18/2012 - 23:28
#3
谢谢，已经理解DCM输出时钟与系统REG间约束关系。
星期三, 01/18/2012 - 23:28
#4
谢谢，已经理解DCM输出时钟与系统REG间约束关系。
星期三, 01/18/2012 - 23:28
#5
谢谢，已经理解DCM输出时钟与系统REG间约束关系。
星期二, 01/17/2012 - 15:01
#6
看到网上有的说是按DCM输出时钟周期进行约束，这样行不行啊？
星期二, 01/17/2012 - 14:58
#7
谢谢王春平先生回答。
因为clk_in和clk时钟周期不一样，那应该怎么添加呢，具体约束数值该多少好？
星期五, 02/03/2012 - 16:31
#8
这个数值具体为多少，取决于FPGA的下游器件的时序特性，以及PCB布线的延时。具体请参考附件“偏移约束详解”。
| 附件 | 大小 |
|---|---|
| pian_yi_yue_shu_.pdf | 569.88 KB |
星期一, 01/16/2012 - 11:51
#9
是不是输出偏移约束，只能用外部输入时钟，不能用DCM等产生的内部时钟进行约束吗？
星期一, 01/16/2012 - 11:41
#10
在对输出数据进行偏移约束时，需要用到 CLK
NET “DATA_OUT”OFFSET = OUT 10.0 BEFORE “CLK”
而现在只有外部输入时钟信号clk_in，没有见到DCM_SP输出的时钟信号 clk
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