请教一个问题:
DCMl输出: clkfx = 100MHz和clkfx_180=100MHz不过相位差180度.
FPGA输出到DAC中,DAC需要FPGA提供data[11:0]和写入时钟. 我用clkfx作为系统时钟,即data[11:0]的时钟是clkfx, 用clkfx_180作为DAC的时钟.
请教应该怎样加约束.
请教应该怎样加约束
星期一, 02/20/2012 - 10:10
星期一, 02/20/2012 - 14:28
#1
约束管不到dac端，你需要推算出输出链路fpga部分的时序量，以此做输出时序约束。
星期一, 02/20/2012 - 17:49
#2
"约束管不到dac端 "--->询问的是怎么样约束ＦＰＧＡ输出端 => DAC 的clk. 关心的是DCM_SP输出的clk fx 80时序约束怎么计算.
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