有关 14.1/14.2 时序分析 7 系列的答复记录 – 用于 PERIOD 约束分析的 Block Ram (BRAM) 或 FIFO 组件的时钟到达时间不正确 (已解答)

问题:有关 14.1/14.2 时序分析 7 系列的答复记录 – 用于 PERIOD 约束分析的 Block Ram (BRAM) 或 FIFO 组件的时钟到达时间不正确专家答复:当我分析 Block Ram 或 FIFO 的时序来去路径时,源和目标端时钟的时钟到达时间都不正确,PERIOD 约束分析将面临更小的要求。路径应该有完整的周期。什么时候可以修复这个问题?解决方案这个问题将在 ISE Design Suite 14.3 得到解决,但您必须从 NGDbuild 重新运行实施方案。一个规避措施是对 Block Ram (BRAM) 来去路径采取 FROM:TO 约束现可提供 ISE Design Suite 14.2 的技术补丁;请在本答复记录末尾查看 ZIP 文件ar51580_cr673578_timing_timegrp_cs_p28xd_14_2.zip适用于器件Kintex-7Artix-7Virtex-7设计工具ISE Design Suite - 14.1ISE Design Suite - 14.2