各位专家好，我想在ise中调用edk，以下是我的代码，只是简单的实现led闪烁，我把程序烧进去后cpu没有正常工作，edk中已经添加可行的c代码，是不是什么步骤出错了呢

module MB_TEST(
   input clk,
 input rst,
 output wire[7:0] led
    );
 
(* box_type = "user_black_box" *)
cpu_mb mymb(
    .fpga_0_LEDS_GPIO_IO_O_pin(led),
    .fpga_0_clk_1_sys_clk_pin(clk),
    .fpga_0_rst_1_sys_rst_pin(rst)
    );

endmodule

您好，我想请请教一下关于差分时钟信号的周期约束的设置问题。

我现在使用的是spartan-3的fpga，由于系统中全局时钟线已经分给了其他的时钟，而我的外设里面有一个AD是差分输出一个数据同步的时钟，频率是200MHz，以差分的方式进入FPGA中。我现在将这个时钟信号通过了普通的IO口输入到了FPGA中。我想请问一下我该如何对 “clk_p” 和"clk_n"进行周期约束，还有这两个信号我需要在约束的时候进行关联吗？

因为我在设计中发现了这样的问题，就是每一次编译后，ADC采集数据的结果不太一样，又的时候会出现错码。我的ADC是一个16bit的串行输出的ADC，所以我需要在FPGA中用同步时钟对数据进行串行转并行转换，请问各位专家，我该如何去处理这个数据和这组差分时钟的关系~

你们好，各位专家。我用ISE12.4按Spartan-6 LX9 MicroBoard Embedded Tutorial
Tutorial 1上的做产生不了Programming File.是什么原因呢？

请问各位专家，xilinx的pcie的例程如何使用啊？我在使用dos命令的地方一直编译不通过，不知道怎么处理了

专家，您好！我在调用fft ipcore进行ifft计算时，碰到了一些问题，问题描述如附件所示。麻烦您帮我解决，非常感谢您！ 

各位老师,我使用的是spartan3 starter kit ，使用jtag loader 版编译完XXX.psm后，添加到工程里在XXX.VHD下会出现一个未知的bscan virtex2文件，请问应该怎么解决啊 

你好，我想问一个简单问题。

我在使用ise12。3的时候，想使用里头的aurora v5.2 ipcore，生成了.xco文件。

我想直接用到testbench里头去仿真，结果不行，modelsim报错说my_aurora这个module没有定义。

我把xco直接去掉，加入工程文件夹下ipcore_dir里头的所有源文件。

但是发现少了一个源文件，这个源文件是用来生成“my_aurora_gtp_wrapper”这个module的。

这是ise的bug吗？

我想问通过什么方法能规避这个问题？

谢谢

专家您好，我在使用Xilinx SDK时出现如下问题，希望得到解答。

我在SDK中用DEBUG调试程序时，当我把鼠标移到一些变量或者函数还有包含的头文件上时，会出现：

要在嵌入式系统里面实现，请参考一下EDK的资料，最近我们网站也准备发布一些这样的内容

专家好，Xilinx软件编程如何实现中断，要考虑哪些方面，能否编个简单的实现中断的程序让我学习一下。谢谢

红色飓风 提供全面的FPGA开发和验证解决方案.

同时有系统的学习方案

开发板的官方网站http://www.fpgadev.com/

北京威视锐科技有限公司为你提供

常看到paradoxfx先生关于ＦＰＧＡ在电机控制应用方面的评论，想咨询先生一个问题：
一块数据采集板上布置有十六路模拟量，ＡＤ芯片以串行方式与ＦＰＧＡ通讯，并在ＦＰＧＡ控制下完成变换；同时ＦＰＧＡ控制完成十六路的故障诊断（空闲时段进行）；
ＦＰＧＡ通过并行接口与主控板子进行数据交换，４０Ｍb/s(原来主控板使用ＡＤＩ公司ＤＳＰ芯片ADSP 21062，ＦＰＧＡ与之通讯使用ＬＩＮＫ　ＰＯＲＴ协议，现在使用ＴＩ公司２８１２，需更改，拟采用并行通讯后在转，可否有更好方法？)；
ＦＰＧＡ接收２８１２计算结果，完成ＰＷＭ状态机功能并输出六路ＰＷＭ信号；
ＦＰＧＡ接收两路速度信号，完成正交编码电路分析功能．
ＦＰＧＡ通过ＰＳ方式由主控板进行动态配置．
以前使用ＸＣＶ３００－４－２Ｖ５，先计划采用新型号，布置那款合适？
需要了解更详细请联系lgf6901@126.com

如何解除Xilinx CPLD的写保护状态？
我用的是Xilinx的CPLD XC9572
烧板时不小心选择了“write protect”，
结果再想烧写就不行了，有什么办法能把写保护去掉啊？

如何解除Xilinx CPLD的写保护状态？
我用的是Xilinx的CPLD XC9572
烧板时不小心选择了“write protect”，
结果再想烧写就不行了，有什么办法能把写保护去掉啊？

专家，你好：我刚开始接触 FPGA，想咨询一下，如果利用那种带有powerpc内核的FPGA 芯片，是否大大简化硬件电路板的设计难度？是否可以像使用单片机和存储芯片一样，使用FPGA+存储芯片？

近日遇到一个问题，使用Virtex-5，在加载代码时，由外部控制器向FPGA输入一组数据，并用block ram保存，在必要的时候FPGA内部运算读取并使用，但存在一个问题：在执行程序一段时间后，该数据部分发生了改变，改变的都是某些比特位，而且位置不定。根据用户手册说明，外部信号进入FPGA对RAM进行读写时，都进行过同步处理，但仍然有这种情况存在。这可能是什么原因呢？

各位专家好：
请问在图形界面进行引脚约束时，选项框变灰，无法选中是什么原因。floorplan IO-pre_synthesis

刚刚接触ISE，有个基本概念老师无法理解，好多书也只是人云亦云，没有展开来讲，所以请问一下寄存器传输级功能模块的具体概念是怎么样的？谢谢！

你好，我在用SYSTEM GENERATOR 做硬件协同仿真的时候，在生成co_simulation模块时总是出现这个问题：
*** ERROR ***

An error was encountered while running xflow. Please refer to the log xflow.results for further information.
我打开xflow.results 文件发现上面的时序约束出现这个问题，可能是导致错误出现的原因，但是我查了很多资料还是无法解决
INFO:Timing:2761 - N/A entries in the Constraints list may indicate that the constraint does not cover any paths or that it has no

requested value.

Number of Timing Constraints that were not applied: 1

Asterisk (*) preceding a constraint indicates it was not met.

This may be due to a setup or hold violation.

------------------------------------------------------------------------------------------------------

Constraint | Check | Worst Case | Best Case | Timing | Timing

| | Slack | Achievable | Errors | Score

------------------------------------------------------------------------------------------------------

* NET "bufgp_comp/IBUFG" PERIOD = 8 ns HIGH | SETUP | -4.970ns| 12.970ns| 239| 395201

50% | HOLD | -9.414ns| | 48| 419973

------------------------------------------------------------------------------------------------------

TS_J_TO_U = MAXDELAY FROM TIMEGRP "J_CLK" | SETUP | 10.073ns| 4.927ns| 0| 0

TO TIMEGRP "U_CLK" 15 ns | HOLD | 0.971ns| | 0| 0

------------------------------------------------------------------------------------------------------

NET "jtag_iface/drck1" PERIOD = 30 ns HIG | SETUP | 19.979ns| 10.021ns| 0| 0

H 50% | HOLD | 0.969ns| | 0| 0

------------------------------------------------------------------------------------------------------

TS_ce_32_8ff8109f_group_to_ce_32_8ff8109f | SETUP | 247.655ns| 8.345ns| 0| 0

_group = MAXDELAY FROM TIMEGRP "c | HOLD | 0.598ns| | 0| 0

e_32_8ff8109f_group" TO TIMEGRP "ce_32_8f | | | | |

f8109f_group" 256 ns | | | | |

------------------------------------------------------------------------------------------------------

TS_clk_8ff8109f = PERIOD TIMEGRP "clk_8ff | N/A | N/A| N/A| N/A| N/A

8109f" 8 ns HIGH 50% | | | | |

------------------------------------------------------------------------------------------------------

1 constraint not met.

INFO:Timing:2761 - N/A entries in the Constraints list may indicate that the

constraint does not cover any paths or that it has no requested value.

impact 12.x版本的是不是不能使用SPI模式下载?

各位专家：
您好，我想问下赛灵思的一款老芯片xc3030的编译环境是什么？现在的ISE都不支持了，谢谢！

请问我现在有2G*14bps的数据流，现在要把他给fft ip核处理，但是fft 的最高时钟不可能达到2Ghz，那么我应该怎么处理这个数据了，具体应该怎么办啊？？

我想知道用XUP V5LX110T做部分重构，最好使用ISE，EDK，palnahead的版本分别是什么？谢谢

各位专家：
好。
第一次使用XILINX的EDK软件，在用EDK软件的DEVICE CONFIGURATION ->download bitstream时，出现这样的错误：
INFO:iMPACT:583 - '2': The idcode read from the device does not match the idcode
in the bsdl File.
INFO:iMPACT:1578 - '2': Device IDCODE : 00000001110000100111000001001001
INFO:iMPACT:1579 - '2': Expected IDCODE: 00000011100001001110000010010011
make: *** [download] Error 1
我的目标板JTAG上串接两个DEVICE，DEVICE1是CPLD，DEVICE2是SPARTAN3ADSP3400A器件，我将download.cmd修改如下：
setMode -bscan
setCable -p auto
identify
assignfile -p 2 -file implementation/download.bit
program -p 2
可是依然会报错。要是cable的信号完整性的问题，可是我在impact 中program是可以成功的。我改用sdk中的program FPGA提示我：
Program FPGA failed
ERROR: Failed to download the bit file。
是我那块设置还没有设置好，还是其他什么问题导致的？有什么解决方法，谢谢各位了

帮忙推荐一下Spartan-3E Starter 的相关书籍资料，我刚开始做，很多都不懂

请问xilinx的XC2VP20--FF1152和XC2VP30--FF1152兼容吗？比如板子上XC2VP20--FF1152坏了可以用XC2VP30--FF1152替换吗！谢谢各位专家！

调用异步FIFO IP核建立一个工程，编译通过后，用chipscope观察，发现同时full和empty有效，这时fifo不读也不写，出现这种情况是IP核的原因，还是周围的控制信号的原因，请专家指点。
注：1.写的时钟大概48M左右，并且是不连续的，读的时钟是60M连续的。
2.用的是ISE9.1。