请教： 在system generator设计中如何得到该设计的最大延迟呢？这里的延迟指的是，从input的到output的最大延迟，也就是这个设计所需的时间。timing analysis得到的延迟是什么呢？貌似是某个模块的延迟，如果具体到整个支路，怎么得到呢？ 请高手解答
如何得到sg中的最大延迟问题
星期二, 07/27/2010 - 16:10
星期三, 07/28/2010 - 13:46
#1
在system generator做设计，要得到你想要的延迟 有个专门的词，是latency。目前system generator没有提供这样的功能软件。timing analysis 是分析FPGA内部布线时延、DFF之间的布线、逻辑时延等等。
星期三, 07/28/2010 - 14:51
#2
先谢谢你的回答，按照你的说法，从input到output，只需要把每个模块里的latency相加，然后等实际程序下载到fpga后，得出布线等一系列内部延迟，之后再和前面得到的模块（latency）延迟总和相加，就是支路总延迟？对吗？
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