FPGA 开发圈 | FPGA 社区

极致释放 MPSoC 性能与灵活性优势

为建立具备良好性能、功耗、价格平衡度的全新系统级封装（ SiP ）产品系列，Octavo Systems 将目光转向赛灵思 Zynq UltraScale+ MPSoC 平台，并推出全新 OSDZU3 产品系列，不仅将赛灵思 MPSoC 的性能与灵活性优势发挥到极致，也为Octavo System 的发展提供了更广阔的舞台。

2022-01-05 | MPSoC, 每日头条, OSDZU3

Xilinx FPGA平台GTX简易使用教程（二）GTX时钟篇

时钟就是脉搏，能否工作全靠它！话不多说，直接上干货！文中全部使用GTX代指GT Transceiver，同样适用于GTH。

2022-01-04 | GTX

Xilinx开源项目新成员-PYNQ-ZU

PYNQ-ZU是Zynq®UltraScale+™xczu5eg - 1sfvc784 MPSoc开发板，兼容Arduino、标准树莓派、LMC等各种接口，这使得PYNQ-ZU的具有极大的可拓展性与开源性。与PYNQ-Z2一样使用PYNQ框架，PYNQ 是 Xilinx 的一个开源项目

2022-01-04 | PYNQ-ZU, PYNQ

FPGA设计的几项重要原则

面积通常指一个设计消耗FPGA/CPLD的逻辑资源的数量，通常用可消耗的FF（触发器）和LUT（查找表）来衡量。速度指设计在芯片上稳定运行所能达到的最高频率，这个频率由设计的时序状况来决定，以及设计满足的时钟要求

2022-01-04 | FPGA设计

实时 4K 对象跟踪和窗口化

本视频演示如何使用机器学习从单个高分辨率相机输入创建“虚拟”相机。分析单个高分辨率 4K 摄像机输入以识别面部并自动跟踪、裁剪和创建多个高清 (HD) 虚拟流。

2022-01-04 | 机器学习, 4K摄像机

Xilinx 7系列FPGA上实现DP1.4

在Xilinx的DisplayPort 1.4 IP的文档中，提到支持的器件为Ultrascale/Ultrascale+/Versal系列，但很多的客户基于成本的考量希望能在7系列的器件中实现DP1.4。

2021-12-31 | 7系列FPGA, DP1.4, 每日头条

Xilinx FPGA平台GTX简易使用教程（一）GTX基础知识

理解GTX的必备姿势，学起来！

2021-12-31 | GTX收发器

如何简单快速地计算FIFO的最小深度？

FIFO最常被用来解决写、读不匹配的问题（时钟、位宽），总结下来，其实FIFO最大的作用就是缓冲。既然是缓冲，那么就要知道这个缓存的空间到底需要多大。

2021-12-31 | FIFO

关于AXI4-FULL总线多通道传输相同数据时，合并生成一组数据并对齐的研究讨论

对于AXI4-FULL总线时，握手信号共有5路，包括写地址，写数据，写应答，读地址，读数据。当主机burst写时，每发起一次猝发交易，需要有一笔应答对应。

2021-12-31 | AXI4

Xilinx平台Aurora IP介绍（四）Example Design介绍

多看一些example design之后，你就会发现都是熟悉的配方~

2021-12-30 | Aurora

FPGA设计的“打拍（寄存）”和“亚稳态” 到底是什么？

可能很多FPGA初学者在刚开始学习FPGA设计的时候，经常听到类似于”这个信号需要打一拍、打两拍（寄存），以防止亚稳态问题的产生“这种话，但是对这个打拍和亚稳态问题还是一知半解，接下来结合一些资料谈下自己的理解。

2021-12-30 | FPGA设计

Vitis软核固化代码流程

在搭建完Block Design以及硬件代码后，生成bit；bit文件生成成功后，点击Export Hardware，导出xsa文件：（xsa做连接使用）

2021-12-30 | Vitis

第三届开源定制计算冬令营，报名已开启！

CCF体系结构专委会“开源定制计算”冬令营是主要面向研究生的免费公益活动。由CCF体系结构专委会主办，北京大学高能效计算与应用中心、赛灵思学术合作部联合承办。

2021-12-30 | 开源定制计算

Xilinx平台Aurora IP介绍（三）Aurora配置及接口介绍

开门见山的说，跟DDR/PCIE/GTX这种复杂的IP相比，Aurora配置那是相当的简单。走着。

2021-12-29 | Aurora, FPGA接口

开发者分享 | Vitis_HLS, 玩转AXI总线突发读写的代码风格-下

在Vitis HLS 工具中，要真正完成AXI总线突发，我们需要一个合适的代码风格并结合恰当的指令设置来达到这个目的。本章节带大家看看如何玩转AXI总线突发读写的代码风格-下。

2021-12-29 | Vitis-HLS, AXI总线

每日头条

第二代 AMD Versal™ 自适应 SoC 助力 AI 驱动型嵌入式系统实现单芯片智能性

AMD 第二代 Versal AI Edge 系列和第二代 Versal Prime 系列自适应 SoC 为 AI 驱动和经典的嵌入式系统提供了单芯片智能性实现性能

如何使用DFX的Abstract Shell Flow

在使用DFX流程时，有用户希望在完成初始Configuration的Implementation之后，能加速后续RM的实现过程

Versal裸机使用AI Engine的完整流程

有很多文档都描述了AI Engine的架构和性能参数，但是看完这些后，现实中遇到的问题最多的是这个AI Engine到底怎么用

SWDT在Versal中的应用

系统看门狗定时器（System WatchDog Timer）通常用于嵌入式系统，可以有效的防止软件错误、系统死锁、篡改以及意外行为

AMD的AI芯片战略

AMD首席执行官苏姿丰和计算与图形部门高级副总裁/总经理 Jack Huynh 均回答了行业分析师提出的有关 AMD 人工智能硬件战略的性质以及如何看待其产品组合的问题

MMCM/PLL的phase shift mode对STA的影响

在 AMD FPGA 中，当 MMCM 或 PLL 原语的输出时钟属性 CLKOUT*_PHASE 非零时，通常会引入时钟相移。

AI时代，HBM掀起存储芯片新浪潮

AI热潮造就GPU繁荣的同时，也让扮演关键角色的HBM热度高居不下，成为当前AI赛道的新兴爆发风口

MathWorks 宣布推出 MATLAB 和 Simulink 的 2024a 版本

更新后的 Satellite Communications Toolbox 支持场景建模以及通信系统和链路分析