就在边缘设备上部署解决方案而言，硬件必须拥有充足的算力，才能处理ML算法工作负载。人们可以使用各种深度学习处理单元(DPU)配置对Kria K26 SOM进行配置，还能根据性能要求，将最适用的配置整合到设计内。

此次研讨会，将会为大家介绍Xilinx RFSoC系列器件主要特性与优势，并针对其独特的架构做详细讲解。除Xilinx RFSoC解决方案之外，本次会议将对5G 毫米波/软件无线电系统应用及解决方案进行介绍及讲解。

Kria™ SOM自适应系统模块是一种量产型小尺寸嵌入式板卡，拥有完整的软件堆栈与预构建的量产级加速应用，可快速部署各种各样的边缘应用。

FPGA中乘法器是很稀缺的资源，但也是我们做算法必不可少的资源。7系列及之前的FPGA都是25x18的DSP，UltraScale中是27x18，我们可以通过调IP Core的方式或者原语的方式来进行乘法操作。在里面可以设置有符号还是无符号数乘法。

在STA中，要分析上游器件和FPGA之间的时序关系就得指定input delay。

我在 Vivado 中有个 VHDL 项目。 UG900 用户指南指出： “后综合和后实现时序仿真仅就 Verilog 提供支持。不支持 VHDL 时序仿真。” 这是否意味着我不能在 VHDL 项目中运行时序仿真？ 该项目有没有运行时序仿真的办法？