FPGA 开发圈 | FPGA 社区

Xilinx 运行时 (XRT) 发行说明 (v2021.1)

本文描述 Xilinx® Runtime (XRT) 的发布。

2021-10-15 | UG1451, XRT

在Vivado 2020.1中用MIG核读写DDR3内存，编译代码时提示Sub-optimal placement错误的解决办法

板子使用的是米联客的XC7A35TFGG484-2的开发板，上面带有256MB的型号为Micron MT41K128M16的DDR3内存。板子上的V4引脚上接了50MHz的晶振。用MIG核来驱动这片DDR3内存。DDR3的运行时钟Clock Period为400MHz（由MIG核自己产生这个时钟，从ddr3_ck_p和ddr3_ck_n引脚输出出来，用来驱动DDR3）

2021-10-15 | DDR3, MIG

如何通过 XDC 使用数据初始化 Block RAM？

我们如何通过 XDC 使用数据初始化 Block RAM？

2021-10-15 | Vivado约束, XDC

开发者分享 | 巧用方法论

“方法论 (Methodology)” 报告是 Vivado 工具中的一项功能，它使用 UltraFast 设计方法论 (UFDM) 以及 Versal ACAP 设计方法论来帮助精简设计进程和提升 QoR。方法论分析是一种特殊形式的设计规则检查，专用于检查是否符合设计方法论，并识别进程中出现的常见错误。

2021-10-14 | 方法论, UFDM, 每日头条

设置I帧的QP，提高I帧的质量

在有些应用中，发现I帧不够大。MPSoC VCU CtrlSW可以设置每一帧的QP大小。因此，可以通过设置I帧的QP，提高I帧的大小，从而提高I帧的质量。

2021-10-14 | MPSoC, VCU

挑战赛新增大中华区专属报名通道，事半功倍，不来看看么？

为了更好地帮助中国区的开发者们顺利参加本次比赛，我们特意开通了大中华区的专属报名通道，各位可使用中文提交您的基础信息

2021-10-14 | 赛灵思自适应计算挑战赛, 自适应计算

ZYNQ学习之路——AXI DMA

AXI DMA IP核提供了AXI4内存之间或AXI4-Stream IP之间的内存直接访问，可选为分散收集工作模式，初始化，状态和管理寄存器等通过AXI4-Lite 从机几口访问，结构如图1所示，AXI DMA主要包括Memory Map和Stream两部分接口，前者连接PS段，后者连接带有流接口的PL IP核

2021-10-14 | Zynq, AXI-DMA

连续5周，专为中国工程师打造的40场FPGA在线研讨会！你，千万不要错过！

2021 年 11 月 16 日至 12 月 14 日，Xilinx Adapt – 中国站即将于线上举行。作为 Xilinx Adapt 2021 的延申，Xilinx Adapt – 中国站将持续 5 周，并针对本土市场带来一系列量身打造的特色内容。

2021-10-13 | Adapt

以前沿 AI 方案化解视频分析难题

今天，视频分析广泛正应用于人们的日常生活。从帮助智能楼宇提升安全性、在智慧城市中检测拥堵与犯罪，到配合新冠防疫要求监测口罩佩戴情况，视频分析正助力解决各种实际问题，令商业和生活更加智能。数以亿计的摄像头被部署于城市、零售店、火车站以及制造生产线上。纵能眼观六路，但分析能力是否八面玲珑？

2021-10-13 | AI, Aupera, 视频应用

让高端视频会议系统触手可及

维海德最新打造的高端云台（PTZ，Pan-Tilt-Zoom ）摄像机VX600NF，以赛灵思 Zynq® UltraScale+™ EV 系列为核心部件，将超高清摄像机技术推上新高峰，让高端视频会议系统的部署触手可及。

2021-10-13 | 专业影视频, VX600NF, 4K超高清摄像机

如何在Vivado 综合为 Verilog "include" 文件定义正确的路径

如何在Vivado 综合为 Verilog "include" 文件定义正确的路径。可使用以下方法定义包含文件的位置：

2021-10-13 | Vivado

定制化的科研仪器 - PYNQ&RFSoC助力量子计算

费米实验室,普林斯顿大学，芝加哥大学等科研机构联合发表了基于PYNQ RFSoC框架的开源量子位控制器-QICK (QuantumInstrumentation Control Kit)，能够支持直接合成最高6GHz载波频率的控制脉冲。QICK包含Xilinx的ZCU111评估板，定制化的固件和软件和一个可选的定制化的模拟前端板。

2021-10-12 | ZCU111, PYNQ-RFSoC, 量子计算, 科研仪器, 每日头条