FPGA 开发圈 | FPGA 社区

总结了20个DDR3和FPGA部分的设计规范

DQ0-7 八根线必须连到同一T块（也称为字节组）上，一旦分在一起，这个字节组就不能放地址线和控制线了，只能放数据线。每组数据线对应的DQS必须连到N6,N7上，也就是QBC或者是DBC上

2021-04-22 | DDR3

Xilinx 推出 Kria 自适应系统模块产品组合，在边缘加速创新和 AI应用

赛灵思公司今日宣布推出 Kria™ 自适应系统模块（ SOM ）产品组合，这款可量产化的小尺寸嵌入式板卡可在基于边缘的应用中实现快速部署。Kria 自适应 SOM 具备完整的软件堆栈与预构建的生产级加速应用

2021-04-21 | KRIA, kv260, 边缘加速, 视觉 AI 入门套件, 每日头条

研电赛|PYNQ与Vitis双开源助力Xilinx专项

本届比赛中，Xilinx将继续设置企业专项奖支持全国研究生学术创新，同时结合往年研电赛以及各类大学生竞赛作品，我们将通过开源案例，平台借用，培训指导等提供全面支持。

2021-04-21 | PYNQ, Vitis, 2021第十六届研电赛

Xilinx 合作伙伴视频： Uncanny Insighter - Gate ANPR/LPR

本视频由 Xilinx 合作伙伴和加速应用提供商 Uncanny Vision 推出，描述了车牌识别在自动门闸（带有或不带有吊杆障碍物）中的作用，助力实现车辆的平稳运动和建筑物的安全性。

2021-04-21 | 车牌识别, Uncanny-Vision

守护地球，赛灵思在行动

作为半导体行业的领军企业之一，赛灵思深知解决环境问题对社区、公司和生物多样性的积极影响，因此，赛灵思不拥有或租赁任何高生物多样性保护区的土地。不仅如此，多年来，赛灵思在环保方面所做的努力，已获得多项环保设计奖项，以及业界和政府的认证和肯定。

2021-04-21 | 赛灵思

【Vitis指南】 Xilinx Vitis 系列（六）

今天带来第六篇，介绍配置Vitis IDE和项目进出口。

2021-04-20 | Vitis指南, Vitis

Xilinx 完全集成的解决方案：探索火车和铁路的未来

在列车及地面道旁设备上的智能性，可实现快速、安全、可靠、舒适的旅行。控制门、照明、摄像头、空调、制动器、卫生间以及显示器等需要在计算性能、实时性能和可靠性之间达到最佳平衡。灵活地将人工智能和传感器结合到机舱内部和周围的处理工艺中，为乘客提供更舒适的环境。效率、耐用性和安全性可通过高级牵引控制及优化的电机控制算法在逻辑上进行优化

2021-04-20 | 人工智能

FPGA仿真必备——Matlab生成.mif/.txt/.coe

.mif 和 .coe 是 FPGA 设计中常用的存储文件，用于 ROM、RAM 等存储器数据的加载，常见的还用在 DDS 信号发生器和 FIR 滤波器的设计中。 .txt 文件主要用于 Matlab 和 FPGA 的联合仿真，比如在滤波器的设计中，可以使用 Matlab 先把加噪声的信号写入到 .txt 文件，然后 FPGA 仿真中在 Testbench 中读取该信号源的数据

2021-04-20 | FPGA仿真, Matlab

Xilinx FPGA bit 文件加密

当你的项目终于做完了，到了发布的关键节点，为了防止自己的心血被别人利用，最好对产品进行bit加密。首先咱们来了解一下加密的优点

2021-04-20 | bit加密, AES算法

ZU+MPSOC HDMI设计移植案例分享

ZU+MPSOC器件在汽车电子、工业控制、机器视觉、智能安防、智慧城市等行业中已经有着广泛的应用，三年前在做一个ZCU106开发板的TRD（Target Reference Design）向用户自研板卡移植HDMI设计时，遇到了一些问题，我翻出之前的笔记整理成文，与大家分享。

2021-04-19 | ZCU106, HDMI设计

【Vivado Design Suite用户指南】：综合（v2020.2）

本文详细介绍了使用Vivado®合成将RTL设计转化为门级网表，以便在Xilinx FPGA中使用SystemVerilog、Verilog和VHDL实现。描述了Vivado综合在项目和非项目模式中的使用，采用多种综合策略和设计约束。

2021-04-19 | 综合, UG901

【Vitis指南】Xilinx Vitis 系列（五）

今天带来第五篇，介绍建立系统和Vitis IDE调试流程。

2021-04-19 | Vitis指南, Vitis

FPGA时序分析之关键路径（Critical Path）

关键路径通常是指同步逻辑电路中，组合逻辑时延最大的路径（这里我认为还需要加上布线的延迟），也就是说关键路径是对设计性能起决定性影响的时序路径。对关键路径进行时序优化，可以直接提高设计性能。对同步逻辑来说，常用的时序优化方法包括Pipeline、Retiming、逻辑复制、加法/乘法树、关键信号后移、消除优先级等解决。

2021-04-19 | 时序分析