FPGA 开发圈 | FPGA 社区

Vivado Design Suite 用户指南：版本说明、安装和许可（中文版） (v2020.2)

本指南提供新版本的 Vivado® Design Suite 概述，包括有关新增功能和功能变更信息、软件安装需求以及许可信息。其中还提供了已知问题列表，并包含指向可提供最新信息的答复记录的链接。

2021-02-10 | UG973

【视频】赛灵思全新的SmartLynq+调试跟踪模块

SmartLynq+模块是一个高速调试和跟踪模块，主要面向Versal ACAP用户。在本视频中，我们将介绍SmartLynq+模块的主要功能和接口，它能够提供更强大的器件编程、软硬件调试、性能分析以及事件跟踪功能。

2021-02-09 | SmartLynq

【ZYNQ Ultrascale+ MPSOC FPGA教程】第三十章自定义IP实验

Xilinx官方为大家提供了很多IP核，在Vivado的IP Catalog中可以查看这些IP核，用户在构建自己的系统中，不可能只使用Xilinx官方的免费IP核，很多时候需要创建属于自己的用户IP核

2021-02-09 | FPGA教程, IP实验, ALINX

FPGA笔试题——序列检测（FSM状态机）

FSM有限状态机，是FPGA和数字IC相关岗位必须要掌握的知识点，在笔试和面试中都非常常见。

2021-02-09 | 序列检测, FSM状态机

【下载】XPHY I/O 源同步接口应用说明

本文描述了如何在Versal™设备上使用高级I/O向导构建源同步高速I/O接口。

2021-02-08 | XAPP1350, Versal处理器

Xilinx 联手富士通助力5G在美部署

赛灵思宣布正为富士通（ Fujitsu Limited ） O-RAN 5G 射频单元（ O-RU ）提供领先的 UltraScale+ 技术。采用赛灵思技术的富士通 O-RU 将部署在美国首个符合 O-RAN 标准的新建 5G 网络中。与此同时，富士通正对赛灵思 RFSoC 技术进行评估，以期为后续更多基站的部署进一步降低成本和功耗。

2021-02-08 | 富士通, 5G, O-RAN

【ZYNQ Ultrascale+ MPSOC FPGA教程】第二十九章PL端AXI GPIO的使用

前面讲过如何用的是PS端的EMIO点亮PL端LED灯，但是并没有与PL端产生交互。本章介绍另外一种控制方法，在ZYNQ当中可以使用AXI GPIO，通过AXI总线控制PL端的LED灯。同时也介绍了PL端按键的使用。

2021-02-08 | FPGA教程, ALINX, AXI-GPIO

深度学习在机器视觉中有哪些典型的应用？

鉴于DNN 在研究和技术方面的巨大投资，很明显，DNN 作为首选解决方案的适用范围，将会继续迅速扩大。然而，在可预见的未来，许多应用将通过传统技术（包括其他形式的机器学习）或通过深度学习和传统算法的组合，来获得最好的解决方案。接下来，我们就一起了解一下，深度学习在机器视觉中的典型应用。

2021-02-08 | 机器视觉, 深度学习

【ZYNQ Ultrascale+ MPSOC FPGA教程】第二十八章 PS端EMIO的使用

如果想用PS点亮PL的LED灯，该如何做呢？一是可以通过EMIO控制PL端LED灯，二是通过AXI GPIO的IP实现控制。本章介绍如何使用EMIO控制PL端LED灯的亮灭。同时也介绍了，利用EMIO连接PL端按键控制PL端LED灯。

2021-02-05 | FPGA教程, EMIO, ALINX

Vivado Design Suite 用户指南：编程和调试（中文版） (v2020.2)

本文档旨在记述用于对赛灵思 FPGA 设计进行编程和调试的 Vivado® 工具。FPGA 编程包括从已实现的设计生成比特流文件和将此文件下载至目标器件。本文档还描述了如何进行设计调试，包括 RTL 仿真和系统内调试。

2021-02-05 | UG908, Vivado-2020.2, 用户指南

【工程师分享】在FreeRTOS的main()函数里初始化设备，不能收到中断

FreeRTOS在 void vTaskStartScheduler( void )里调用 configSETUP_TICK_INTERRUPT()，也就是void FreeRTOS_SetupTickInterrupt( void )。void FreeRTOS_SetupTickInterrupt( void )在文件portZynqUltrascale.c里实现

2021-02-05 | FreeRTOS

【视频】通过二进制神经网络演示加速图像分类

该设计示例演示了如何使用二进制神经网络 (BNN) 加速软件实现的神经网络及可编程逻辑。该演示显示，与纯 CPU 相比，基于 Zynq® UltraScale+™ MPSoC 的电路板可将图像分类速度提高 6000 (Ultra96) 到 8000 倍 (ZCU102)。用户可通过图形用户界面查看指标、图像和分类结果。

2021-02-05 | BNN, 二进制神经网络, 图像分类

【ZYNQ Ultrascale+ MPSOC FPGA教程】第二十七章System Monitor

本章介绍system monitors的使用，用于监测芯片的电压、温度值等，也可以通过PL端的ADC引脚作为外部信号的采集。

2021-02-04 | FPGA教程, System-Monitor

【视频】Zynq UltraScale+ RFSoC 软件定义无线电 (SDR) 演示

Zynq UltraScale+ RFSoC 系列为 5G 无线及 RF 类模拟应用带来了颠覆性集成和架构突破性能，其可直接支持整个 5G 的 6GHz 以下频段。这个创新系列现已投入量产。展示了 Zynq UltraScale+ RFSoC 器件不仅可提升灵活性，而且还可简化 5G 系统及软件定义无线电应用。

2021-02-04 | SDR, 软件定义无线电

利用IBERT核对GTX收发器板级测试

IBERT（集成误码率测试仪）是xilinx为7系列FPGA GTX收发器设计的，用于评估和监控GTX收发器。IBERT包括在FPGA逻辑中实现的模式生成器和检查器，以及对端口的访问和GTX收发器的动态重新配置端口属性，还包括通信逻辑，以允许设计在运行时通过JTAG进行访问。IBERT工具用于对Xilinx FPGA芯片的高速串行收发器进行板级硬件测试。

2021-02-04 | IBERT, GTX收发器, 7系列FPGA