FPGA 开发圈 | FPGA 社区

开发者分享 | 说说仿真库编译那点事

用户在用第三方仿真器对Vivado设计做仿真的时候，面临的第一个任务就是做仿真库的编译。事实上，后续相当一部分碰到的问题都与仿真库编译相关。今天，我们就来梳理一下关于仿真库编译的方方面面。

2020-12-07 | 仿真, 编译

开源方案|PYNQ框架下快速完成3D数据重建

3D视觉数据与我们的生活已经密不可分，在无人机测绘、实时摄影测量、AR/VR等领域有许多应用。视频的实时处理需要大量的计算，而无人机等移动应用需要低功耗便携式设备。PYNQ平台提供了正确的工具来实现基于这些约束的三维重建的完整管道。

2020-12-07 | PYNQ, 3D视觉

【视频】面向 EMR 和 EC2 的 Bigstream Spark 加速

使用 Bigstream 将 Apache Spark 工作负载加速多达 10 倍

2020-12-07 | Bigstream，

如何调试 Zynq UltraScale+ MPSoC VCU DDR 控制器？

Zynq UltraScale+ MPSoC VCU DDR 控制器是一款专用 DDR 控制器，只支持在 Zynq UltraScale+ MPSoC EV 部件上与 Zynq UltraScale+ MPSoC VCU（H.264/H.265 视频编解码器）连用。因此，调试将不同于 MIG 等传统 Xilinx DDR 控制器。

2020-12-04 | DDR控制器

英文文档读不懂？Xilinx工程师帮你来翻译！

不知道大家注意到了没有，赛灵思中文论坛多了一个新的板块。“赛灵思文档翻译理解”。看到这个名字大家会想，竟然有这么个专门的板块来翻译文档么？没错！各位小伙伴，今后我们这个板块就是专门来帮助大家翻译文档的。

2020-12-04 | 赛灵思中文论坛

DSP48E1详解（2）：简化DSP48E1片操作

DSP48E1片的数学部分由一个25位的预加器、2个25位、18位的补法器和3个48位的数据路径多路复用器(具有输出X、Y和Z)组成，然后是一个3输入加法器/减法器或2输入逻辑单元(参见图2-5)。使用2输入逻辑单元时，不能使用乘法器。

2020-12-04 | DSP48E1

【下载】Vivado设计套件用户指南：编程和调试

Vivado设计套件用户指南：编程和调试

2020-12-03 | Vivado, 编程, 调试, UG908

【答疑】面向 Zynq UltraScale+ MPSoC/RFSoC 的设计咨询 - PS LPDDR4 DRAM 器件需启用 WDQS 控制信号

JEDEC LPDDR4 规范 JESD209-4B 的最新发布版本引入了在每次写操作突发前后都将 DQS_c 驱动至高位并保持一段时间的要求（4.13 写操作和屏蔽写操作 DQS 控制信号（WDQS 控制信号）），其详情如下

2020-12-03 | LPDDR4

利用AXI-DMA批量发送数据到DMA

DMA中断实例化函数，将要配置的DMA信息先lookupConfig再进行CfgInitialize，DMA采用块模式（Block mode），如果是Sg模式，则配置失败。定时器初始化函数，传入参数有定时器结构、加载值，设备ID。

2020-12-03 | AXI-DMA, DMA

ZYNQ PS端IIC接口使用笔记

ZYNQ7000系列FPGA的PS自带两个IIC接口，接口PIN IO可扩展为EMIO形式即将IO约束到PL端符合电平标准的IO（BANK12、BANK13、BANK34、BANK35）；SDK中需要对IIC接口进行初始化在黑金和米联的例程里为了方便用户使用，对IIC和外设设备分别创建了相应的文件方便用户开发。

2020-12-03 | Zynq, Zynq-7000

Xilinx 宣布收购峰科计算，进一步提高软件可编程性并扩大开发者社区

赛灵思公司今天宣布已收购峰科计算解决方案公司（ Falcon Computing Solutions ），这是一家为软件应用的硬件加速提供高层次综合（ HLS ）编译器优化技术的领先私人控股公司。此次收购将通过自动化硬件感知优化增强赛灵思 Vitis™ 统一软件平台，进一步降低软件开发者应用自适应计算的门槛。

2020-12-02 | 峰科计算, 编译器, 高层次综合, 每日头条