FPGA 开发圈 | FPGA 社区

【下载】Xilinx 快速仿真器：用户指南

本指南为 Zynq-7000 AP SoC、Zynq® Ultrascale+™ MPSoC 和 MicroBlaze™ 器件在 Xilinx® 虚拟仿真平台 (QEMU) 上进行软件开发提供了全面的指导。包括入门和快速参考信息，以及如何调试和创建QEMU启动映像的信息。

2020-06-10 | 仿真器, UG1169, 每日头条

整合Xilinx PetaLinux工程编译和Open Source U- Boot/Linux编译

PetaLinux是Xilinx基于Yocto推出的Linux开发工具。Yocto是业界主流的Linux发行版的构建工具，它不仅可以从源代码编译Linux 内核，还可以编译Linux发行版必须的数以千计的的应用程序，功能非常强大。Yocto的出现，大幅度降低了构建嵌入式Linux发行版的难度

2020-06-10 | Petalinux

Vivado2018 中使用modelsim联合仿真

vivado 中使用modelsim联合仿真

2020-06-10 | Vivado2018, Modelsim, Vivado仿真

【视频】赛灵思嵌入式Linux构建流程：PetaLinux工具

在本视频中我们将简单介绍 PetaLinux 工具开发与构建环境此环境支持客户构建以赛灵思器件为目标的 Linux 版本，并快速评估赛灵思嵌入式平台。

2020-06-09 | Petalinux, 每日头条

Block RAM与Distributed RAM

Block RAM与Distributed RAM，简称为BRAM与DRAM，要搞清楚两者的区别首先要了解FPGA的结构： FPGA=CLB + IOB+Block RAM CLB。一个CLB中包含2个Slice、8位寄存器、多路选择器、进位链等。

2020-06-09 | BRAM, DRAM

【下载】PetaLinux 工具文档：参考指南

PetaLinux 是一种嵌入式 Linux 软件开发套件 (SDK)，主要用于赛灵思 FPGA 基片上系统设计。本指南提供有关使用PetaLinux工具的操作和参考信息。

2020-06-09 | UG1144, Petalinux, v2020.1

Vivado中差分时钟的配置方法

由于开发板DIGILENT Genesys2 的开发手册中说明了自带的时钟IP核为差分时钟，所以研究了下Vivado中差分时钟的配置方法

2020-06-09 | Vivado, 差分时钟, Genesys-2

【分享】在Vivado里关闭R5/GPU，降低Xilinx MPSoC的功耗

有些应用中，需要降低Xilinx MPSoC的功耗。缺省设置中，R5/GPU都被使能。如果需要省电，可以在Vivado里关闭R5/GPU。步骤如下： 1. 选中 MPSoC IP，在右键菜单中选择Block Properties. 2. 在窗口Block Properties中，选择Properties.

2020-06-08 | Vivado, MPSoC

【周末创客】电机控制

IIoT-SPYN是一个基于IIoT-EDDP开源平台和PYNQ软件框架的项目，它展示了如何在PYNQ开源框架下对电机进行控制、监视、捕获数据、可视化和分析。PL侧包含了对电机控制、状态采集的模块。在PYNQ中加载比特流后，就可以访问到这些已实现好的模块，对电机进行控制和状态检测。

2020-06-08 | 电机控制, IIoT-SPYN, PYNQ

【无线通信篇】FPGA中ASK解调怎么做？

振幅键控信号的解调主要有包络检波和同步检测两种方法，后者又被称为相干解调。相干解调需要提供与输入同频同相的载波信号，通常需要采用锁相环技术实现载波信号的提取，较为复杂，这里采用非相干解调的方法实现ASK解调，只需要将输入信号经过整流滤波即可得到基带信号。

2020-06-08 | FPGA 应用, ASK解调, 无线通信

Aurora 8B/10B光口通信

本课程内容参考XILINX 官方文档PG046。这个IP支持Kintex®-7, Virtex®-7 FPGA GTX 和GTH 收发器，Artix®-7 FPGA GTX 收发器, Zynq®-7000 GTX and GTX收发器。Aurora 8B/10B IP core可以工作于单工或者全双工模式。IP CODE 的使用也非常简单，支持AMBA®总线的AXI4-Stream协议。

2020-06-08 | Aurora, 光口通信, PG046

开发者分享 | 遵循 XAPP1247 进行操作时引发回退（含屏障镜像）

XAPP1247 是对应使用屏障镜像时的多重启动 (Multiboot) 和回退 (Fallback) 的示例应用。本篇博文提供了一种屏障定时器流程测试方法以及使用此方法时可能出现问题。

2020-06-05 | XAPP1247

基于TCP/IP协议的电口通信

LWIP可以通过硬核实现或者软核实现，具体要看FPGA的选型，其中硬核可以通过硬核自带的GMAC通过直连PHY或者EMIO扩展到PHY都可以实现相应功能，同时硬核也可以通过AXI总线与相应的IP相连然后再同外部PHY连接实现相应功能。这部分Xilinx官方提供详细的文档xapp1306-ps-pl-ethernet-performance-lwip和测试例程

2020-06-05 | TCP协议, IP协议

【分享】以H.265 1080p 运行 Xilinx Low Latency PL DDR XV20 HDMI Video Capture and Display

运行 Xilinx Low Latency PL DDR XV20 HDMI Video Capture and Display，可以测试HDMI输入输出，和VCU的低延时编码。Xilinx wiki的文章MPSoC VCU TRD 2019.2 - Xilinx Low Latency PL DDR XV20 HDMI Video Capture and Display以H.... 阅读详情

2020-06-05 | H.265