wire 和reg是Verilog程序里的常见的两种变量类型，他们都是构成verilog程序逻辑最基本的元素。正确掌握两者的使用方法是写好verilog程序的前提。但同时，因为他们在大多数编程语言中不存在，很多新接触verilog语言的人并不能很清楚的区别两种变量的不同之处。这里简单对他们做一个比较，方便在编程时区别使用。

本文主要介绍数字-模拟编码技术。数字 - 模拟编码技术主要有以下几种： 幅移键控编码(ASK，Amplitude shift keying) 频移键控编码(FSK，Frequency shift keying) 相移键控编码(PSK，Phase shift keying) 正交调幅编码(QAM，Quadrature Amplitude Modulation)

时钟树不仅可以做到高扇出，还可以做到让时钟信号到达各个触发器的时刻尽可能一致，也即保证时钟信号到达时钟域内不同触发器的时间差最小。这篇博文进一步说时钟树的问题，我们知道了时钟树的这么强大的功能，好处这么多，那么怎么使用时钟树，我什么时候使用到了时钟树呢？

Vitis AI库是一组高级库和API，旨在通过深度学习处理器单元（DPU）进行有效的AI推理。 它基于具有统一API的Vitis AI Runtime构建，并且完全支持XRT 2019.2。

本文主要介绍数字-数字编码中的双极性码。双极性码是使用两个以上的电平值进行编码，无线路信号代表一种信号逻辑状态，正电平和负电平交替代表另一种状态。

为了改进系统同步接口中时钟频率受限的弊端，一种针对高速I/O的同步时序接口应运而生，在发送端将数据和时钟同步传输，在接收端用时钟沿脉冲来对数据进行锁存，重新使数据与时钟同步，这种电路就是源同步接口电路（Source Synchronous Interface）。

如何设计高效的 PL 和 PS 数据交互通路是 ZYNQ 芯片设计的重中之重。AXI 全称 Advanced eXtensible Interface，是 Xilinx 从 6 系列的 FPGA 开始引入的一个接口协议，主要描述了主设备和从设备之间的数据传输方式。