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AMD 推出 Embedded+ 架构
KR260 DPU配置教程3
Vitis 统一软件平台文档
ZYNQ学习:GPIO、MIO、EMIO的区别
首先来理清楚MIO与EMIO的关系。MIO是PS的I/O引脚,一共有54个,分为Bank0与Bank1,可以接许多外设比如UART、SPI或GPIO等,另外可以引脚复用。
2019-10-09 |
Zynq
,
GPIO
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EMIO
FPGA开发基本流程有哪些?
FPGA是可编程芯片,因此FPGA的设计方法包括硬件设计和软件设计两部分。硬件包括FPGA芯片电路、 存储器、输入输出接口电路以及其他设备,软件即是相应的HDL程序以及最新才流行的嵌入式C程序。
2019-10-09 |
FPGA
PCIe连载(二)PCIe总线架构和层次结构
如果将计算机比作人的话,CPU就是人的大脑,而PCIe就是人的神经中枢,负责内部数据信息的传输。
2019-10-09 |
PCIe总线
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PCIe
学会Zynq(27)UART中断驱动模式示例
Zynq中的UART支持轮询和中断驱动两种模式。本文给出使用中断驱动模式的例子,完成与26篇中轮询模式下相同的功能,即UART收到8字节数据后执行某项操作。对比之下,体会中断驱动模式的特点。
2019-10-08 |
Zynq
,
UART
Xilinx Zynq-7000全可编程SoC:高效灵活的多面手
Xilinx Zynq®-7000全可编程SoC提供了一个灵活的平台,在启动新解决方案的同时,为传统ASIC和SoC用户提供完全可编程替代方案。下面,就让我们来了解一下这款产品吧。
2019-10-08 |
Zynq-7000
,
Xilinx
,
贸泽
【下载】PetaLinux 工具文档
PetaLinux 是一种嵌入式 Linux 软件开发套件 (SDK),主要用于赛灵思 FPGA 基片上系统设计。本指南可帮助读者熟悉实现 PetaLinux 全面用途的工具。
2019-10-08 |
Petalinux
PCIe连载(一)PCI总线的发展史
PCI,英文全称:PeripheralComponent Interconnect,外围组件互联,由Intel于1991年提出。随着Intel Pentium处理器诞生而迅速发展,当时几乎所有的外围设备,从硬盘控制器、声卡、显卡和网卡,都使用PCI插槽来连接到计算机的主板上。
2019-10-08 |
PCIe
,
PCI
Vivado常用综合选项的设置
-flatten_hierarchy——full: 综合时将原始设计打平,只保留顶层层次,执行边界优化;none: 综合时完全保留原始设计层次,不执行边界优化;rebuilt: 综合时将原始设计打平,执行边界优化,综合后将网表文件按照原始层次显示,故与原始层次相似。
2019-10-08 |
Vivado
【下载】UltraFAST 设计方法指南(适用于 Vivado Design Suite)
赛灵思® UltraFast™ 设计方法是用于为当今器件优化设计进程的一套最佳实践。这些设计的规模与复杂性需要执行特定的步骤与设计任务,从而确保设计每一个阶段的成功开展。依照这些步骤,并遵循最佳实践,将帮助您以最快的速度和最高的效率实现期望的设计目标。
2019-09-30 |
UltraFAST
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Vivado
xilinx 7系列FPGA时钟篇(4)_CMT简介
上篇仅仅简要的介绍了时钟的用法,并未详细的说明,主要是因为很多时钟用法是针对特定的应用需求,无法一一介绍。本篇将重提上篇的CMT时钟模块,聊一聊它的用法。可以这么说,每个靠谱的FPGA应用里都应该用到CMT模块。
2019-09-30 |
7系列FPGA
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时钟
Verilog中循环的使用
Verilog中提供了四种循环语句,可用于控制语句的执行次数,分别为:for,while,repeat,forever。其中,for,while,repeat是可综合的,但循环的次数需要在编译之前就确定,动态改变循环次数的语句是不可综合的。forever语句是不可综合的,主要用于产生各种仿真激励。
2019-09-30 |
Verilog
Python是否支持复制字符串呢?
本文标题的问题分为两部分:(1)Python 中是否支持复制字符串?(2)如果不支持,为什么不支持?请读者花几分钟想一下,想清楚后,把你的答案记住,然后再往下看。
2019-09-30 |
python
Xilinx中解决高扇出的方法
Fanout,即扇出,指模块直接调用的下级模块的个数,如果这个数值过大的话,在FPGA直接表现为net delay较大,不利于时序收敛。因此,在写代码时应尽量避免高扇出的情况。但是,在某些特殊情况下,受到整体结构设计的需要或者无法修改代码的限制,则需要通过其它优化手段解决高扇出带来的问题。
2019-09-29 |
Xilinx
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扇出
Vivado里程序固化详细教程
将FPGA的配置文件(固化用的配置文件是二进制文件,仅bin文件)烧写到板载Flash中,实现上电自启动,完成程序固化。
2019-09-29 |
Vivado
静态时序分析概述
静态时序分析是检查IC系统时序是否满足要求的主要手段。以往时序的验证依赖于仿真,采用仿真的方法,覆盖率跟所施加的激励有关,有些时序违例会被忽略。此外,仿真方法效率非常的低,会大大延长产品的开发周期。静态时序分析工具很好地解决了这两个问题。
2019-09-29 |
静态时序分析
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