我们诚邀您参加赛灵思与深圳鹏程实验室联合举办的 Xilinx Alveo 自适应加速卡研习会 - 深圳站，来自赛灵思的数位技术专家将与您分享业界领先的赛灵思自适应加速卡 Alveo 的最新资讯及开发流程，并现场演示机器学习等应用加速的实际性能。

命名规则：① 首先每个文件只包含一个module，而且module名要小写，并且与文件名保持一致；② 除parameter外，信号名全部小写，名字中的两个词之间用下划线连接，如receive_clk_b；③ 由parameter定义的常量要求全部字母大写......

Xilinx 助力 AMD EPYC 打破性能瓶颈，出“7”制胜共创数据中心未来。赛灵思 FPGA 可为广泛的应用提供 20 倍以上加速并能重新配置，是现代数据中心不断变化的工作负载的理想选择。

Verilog-2001中新增了语句generate，通过generate循环，可以产生一个对象（比如一个元件或者是一个模块）的多次例化，为可变尺度的设计提供了方便，generate语句一般在循环和条件语句中使用，为此，Verilog-2001增加了四个关键字generate，endgenerate, genvar, localparam。

在 SDAccel 框架中，应用程序在主机应用程序和硬件加速的内核之间分配，它们之间具有通信通道。使用 C/C++ 编写并使用 API 抽象（如 OpenCL）的主机应用程序在 x86 服务器上运行，而硬件加速的内核在赛灵思 FPGA 内运行。由赛灵思运行时 (XRT) 管理的 API 调用用于与硬件加速器通信。

重温来自 Xilinx 开发者大会 2019（圣何塞专场）的一些激动人心的发布，包括 Vitis，我们的全新统一软件平台，以及来自三星、AWS、微软、Pony.ai 等的精彩演示。

切片是 Python 中最迷人最强大最 Amazing 的语言特性（几乎没有之一）。那么，我们是否可以定义自己的序列类型并让它支持切片语法呢？更进一步，我们是否可以自定义其它对象（如字典）并让它支持切片呢？