FPGA 开发圈 | FPGA 社区

【下载】SDAccel 环境用户指南 (中文版)

SDAccel™ 环境使用标准编程语言，提供开发和交付 FPGA 加速数据中心应用的框架。SDAccel 环境包括基于 Eclipse的综合开发环境 (IDE) 的熟悉的软件开发流程和能充分使用 FPGA 资源的架构最优化编译器。

2019-09-18 | SDAccel, 用户指南

vivado约束之时钟路径分析

时序不满足约束，会导致以下问题：编译时间长的令人绝望；运行结果靠运气——时对时错。

2019-09-18 | Vivado, 时钟约束

zcu102（8）AXI_STREAM实现AXI_DMA

AXI_STREAM的时序：AXI_STREAM接口一般用于大规模持续的无地址映射关系的流数据传输......

2019-09-18 | ZCU102, AXI-DMA

关于Verilog中的几种赋值语句

连续赋值语句是Verilog数据流建模的基本语句，用于对线网进行赋值，等价于门级描述，是从更高的抽象角度来对电路进行描述。连续赋值语句必须以关键词assign开始。

2019-09-18 | Verilog

Xilinx Srio详解&IP核使用

RapidIO是由Motorola和Mercury等公司率先倡导的一种高性能、低引脚数、基于数据包交换的互连体系结构，是为满足和未来高性能嵌入式系统需求而设计的一种开放式互连技术标准。RapidIO主要应用于嵌入式系统内部互连，支持芯片到芯片、板到板间的通讯，可作为嵌入式设备的背板（Backplane）连接。

2019-09-18 | Xilinx, RapidIO

位宽不足时数据溢出导致系统“假性卡死”问题分析

一次常规调试中发现上电后交换机多个口同时打流会导致卡死的现象，最后一步步分析问题出现的原因是位宽不够导致的溢出。

2019-09-17 | Verilog, 程序设计

单口RAM、双口RAM、FIFO三者的关系

单口与双口的区别在于，单口只有一组数据线与地址线，因此读写不能同时进行；而双口有两组数据线与地址线，读写可同时进行；FIFO读写可同时进行，可以看作是双口；

2019-09-17 | RAM, FIFO

FPGA设计的几种常用基本时序路径

在高速的同步电路设计中，时序决定了一切，要求所有时序路径都必须在约束限制的时钟周期内，这成为设计人员最大的难题，因此，首先确定和分析基本时序路径有助于设计者快速，准确地计算时序裕量，使系统稳定工作，XILINX公司提倡的几种常用基本路径。

2019-09-17 | FPGA, 时序

【视频】Xilinx：加速视频及图像处理

赛灵思视频加速技术研讨会上，讲师”Sean Gardner"作演讲“加速视频及图像处理”。

2019-09-17 | 研讨会, 加速视频, 图像处理

ZYNQ进阶之路2-PL端PWM输出呼吸灯设计

在 ZYNQ进阶之路1 中我们讲解了PL端LED流水灯的工程的建立，编码，综合和下载！本节主题，PL端PWM输出设计，讲解怎么用ZYNQ PL端简单实现2通道PWM波输出，其中工程创建过程以及综合生成bit文件过程不再累述！

2019-09-16 | PWM, Zynq

重温FPGA设计流程七：(纯Verilog实现数字频率计)

软件：Vivado2017.4 板卡：Ego1 型号：xc7a35tcsg324-1

2019-09-16 | FPGA设计

详解Python拼接字符串的七种方式

忘了在哪看到一位编程大牛调侃，他说程序员每天就做两件事，其中之一就是处理字符串。相信不少同学会有同感。几乎任何一种编程语言，都把字符串列为最基础和不可或缺的数据类型。而拼接字符串是必备的一种技能。今天，我跟大家一起来学习Python拼接字符串的七种方式。

2019-09-16 | python

Xilinx AI 方案与资源更新一览（二）

接上文：Xilinx AI 方案与资源更新一览（一）全新成功案例——百度将赛灵思 ZU5 用于 Apollo ACU Advanced，百度在 2019 年 7 月于北京举办的年度 AI 开发者大会上推出用于自动代客泊车 (AVP) 的 Apollo ACU Advanced。

2019-09-16 | Xilinx, AI方案

【视频】高效视频处理与 AI 融合架构

赛灵思视频加速技术研讨会上，讲师”廖玉峰"作演讲“高效视频处理与 AI 融合架构”。

2019-09-12 | 视频处理, 人工智能, 研讨会

学会Zynq（24）UART控制器简介

本文简单介绍Zynq中的UART控制器，重点放在编程所需了解的知识。很多功能使用库函数可以快速配置，因此没必要仔细了解每个寄存器是干什么的这种问题，应把精力放在UART的特性、工作原理和可实现功能方面。

2019-09-12 | Zynq, UART

每日头条

第二代 Versal Prime 系列适合嵌入式系统设计的五大原因

AMD 第二代 Versal Prime 系列自适应 SoC 兼具性能和效率，具备更高水平的标量性能和世界领先的可编程逻辑，可实现出色的灵活设计。

五项功能可提升边缘端嵌入式 AI 性能

AI 驱动型系统正催生指数级算力需求，使得在紧凑的空间和功率限制内设计嵌入式应用变得更具挑战性。设计人员需要支持嵌入式 AI 系统中的所有计算阶段

如何在Vivado中用工程模式使用DFX流程

本文介绍在Vivado中用工程模式使用DFX流程以及需要注意的地方。

第二代 AMD Versal™ 自适应 SoC 助力 AI 驱动型嵌入式系统实现单芯片智能性

AMD 第二代 Versal AI Edge 系列和第二代 Versal Prime 系列自适应 SoC 为 AI 驱动和经典的嵌入式系统提供了单芯片智能性实现性能

如何使用DFX的Abstract Shell Flow

在使用DFX流程时，有用户希望在完成初始Configuration的Implementation之后，能加速后续RM的实现过程

Versal裸机使用AI Engine的完整流程

有很多文档都描述了AI Engine的架构和性能参数，但是看完这些后，现实中遇到的问题最多的是这个AI Engine到底怎么用

SWDT在Versal中的应用

系统看门狗定时器（System WatchDog Timer）通常用于嵌入式系统，可以有效的防止软件错误、系统死锁、篡改以及意外行为

AMD的AI芯片战略

AMD首席执行官苏姿丰和计算与图形部门高级副总裁/总经理 Jack Huynh 均回答了行业分析师提出的有关 AMD 人工智能硬件战略的性质以及如何看待其产品组合的问题