FPGA 开发圈 | FPGA 社区

Xilinx的Overlay选择指南

FPGA（现场可编程门阵列）是半导体器件，通过设计实现具有可编程互连的逻辑块阵列。与“硬化”设备（即CPU / GPU）不同，FPGA可以编程为实现用户所需的特定硬件设计。在设计硬件系统之后，必须使用二进制文件对FPGA进行编程。此过程通常称为配置。此外，在具有固定功能和动态功能的用例中，可以部分地重新配置FPGA

2019-01-23 | overlay, Xilinx

【Vivado仿真】Vivado 设计套件版本的支持性第三方仿真器

本文列出了能够与 Vivado 设计套件联用的支持性第三方仿真器。

2019-01-22 | Vivado仿真, 仿真器, 每日头条

以太网系列之“Drive Side接口”

本文主要介绍以太网Drive Side接口（MAC和PHY之间的接口），也被称为MII(Media Independent Interface)，支持从10M到100G的不同应用场合，主要包括MII、RMII、SMII(Cisco Systems Specification)、SSMII、S3MII、GMII、RGMII、SGMII、QSGMII(Cisco Systems... 阅读详情

2019-01-22 | 以太网, Drive-Side接口

在多通道宽带射频系统中通过低压差分信号传输数据总线实现大型射频数据共享

现今，使用FPGA技术进行射频数据信号处理已经非常普遍，因为该技术可实现高速计算能力。通常情况下，处理大量RF数据需要部署的FGPA资源越来越多。因此，FPGA模块会跨多个处理子系统进行部署。借助FlexRIO FPGA模块和LVDS数字接口模块，ST Kinetics成功地设计并实现了一个解决方案

2019-01-22 | FPGA技术, LVDS数据总线, FlexRIO

Xilinx原语ODDR的使用

在介绍ODDR之前，我们先简单了解一下OLOGIC。OLOGIC块在FPGA内的位置紧挨着IOB，其作用是FPGA通过IOB发送数据到器件外部的专用同步块。OLOGIC 资源的类型有OLOGIC2(位于HP I/O banks)和OLOGIC3(位于HR I/O banks)。

2019-01-22 | Xilinx, ODDR

【视频】时间敏感型安全以太网交换机 IP 为可扩展工业物联网扩展 ARM SoC

以太网融合已成现实。以太网起源于非关键型计算机网络，已成为工业自动化、交通运输以及航空航天／国防的标准。以太网交换机为动态扩展增加了灵活性。基于 ARM 并支持可扩展以太网交换机的多核处理器恰好具有所需的基础架构&灵活应变。非常适合您的应用，不大不小，而且成本正好

2019-01-21 | 时间敏感型网络, 以太网

UltraZed-EG PCIe Carrier Card 开发纪录: 硬件认识

最近入手了 UltraZed-EG PCIe Carrier Card ，这是一款基于 UltraZed-EG 核心板进行延伸的开发板，和 Zybo Board 类似，是一款同时具有 Xilinx FPGA 并且包含了 ARM CPU 的开发平台。为了了解这块开发板，我做了一些整理，让我们一样从硬件以及外围开始吧～

2019-01-21 | UltraZed-EG

【XDF资料下载】阿里云 Faas 平台创新与应用场景

阿里云FaaS平台创新及应用场景

2019-01-21 | 阿里云, Faas平台

以太网系列之“Line Side接口”

本文主要介绍以太网Line Side对外接口，也被称为MDI(Media Dependent Interface)，包括电口和光口。其中光模块主要针对10G以下的，10G以上的本文就不做介绍了。

2019-01-21 | 以太网

ZYNQ+Vivado2015.2系列（十五）AXI Timer 用户定时器中断控制LED

前面的中断学习中我们学了按键，GPIO，Timer，是时候把它们整合到一起了。今天我们混合使用PS/PL部分的资源，建立一个比较大的系统

2019-01-21 | Zynq, Vivado2015.2, ZC702

【视频】集成 RS-FEC 的 16nm UltraScale+ FPGA

视频演示将展示 Xilinx 16nm Virtex UltraScale+ FPGA，其所集成的 100G 以太网 MAC 和 RS-FEC 能够串行工作，通过极具挑战的电子或光学互连发送数据。集成可节省逻辑区域，简化实现方案，并可降低日益普及的 100G 以太网接口或高速背板应用上的功耗

2019-01-18 | RS-FEC, 16nm

Zedboard学习（五）：MIO与EMIO操作

Zynq7000 系列芯片有 54 个 MIO(multiuse I/O)，它们分配在 GPIO 的 Bank0 和Bank1 隶属于 PS 部分，这些 IO 与 PS 直接相连。不需要添加引脚约束， MIO 信号对 PL部分是透明的。所以对 MIO 的操作可以看作是纯PS 的操作

2019-01-18 | ZedBoard

Xilinx FPGA的配置模式

本文主要介绍Xilinx FPGA的配置模式，主要包括Master/Slave模式，Serial/SelectMAP模式，JTAG模式等。其中7系列只有Logic部分，其配置相关功能引脚全部连接到FPGA端的特定bank上；Zynq 7000系列既有PL部分，也有PS部分，其JTAG从PL侧引出，其余配置相关引脚全部从PS侧引出

2019-01-18 | Xilinx FPGA