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AMD 推出 Embedded+ 架构
KR260 DPU配置教程3
Vitis 统一软件平台文档
FPGA设计千兆以太网MAC(3)——数据缓存及位宽转换模块设计与验证
本文设计思想采用明德扬至简设计法。上一篇博文中定制了自定义MAC IP的结构,在用户侧需要位宽转换及数据缓存。本文以TX方向为例,设计并验证发送缓存模块。这里定义该模块可缓存4个最大长度数据包,用户根据需求改动即可。 该模块核心是利用异步FIFO进行跨时钟域处理,位宽转换由VerilogHDL实现。需要注意的是用户数据包位宽32bit,因此包尾可能有无效字节,...
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2018-11-02 |
FPGA设计
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千兆以太网MAC
Vivado HLS 接口综合
Vivado HLS中常见的接口类型有: 1. ap_none 默认类型,该类型不适用任何I/O转换协议,它用于表示只读的输入信号,对应于HDL中的wire类型。 2. ap_stable 只用于输入信号,其具体实现方式仍为ap_none。它用于向Vivado HLS的综合器表明该信号在两次复位之间值是不变的。 3. ap_vld...
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2018-11-02 |
Vivado HLS
赛灵思蝶变之路:从FPGA进入ACAP世界
作者:邓晓蕾,经济观察网 近日,自适应和智能计算公司赛灵思(Xilinx)公布2019财年第二季度财报,财报显示该公司实现季度性收入7.46亿美元,比去年同期增长19%,这也是赛灵思连续12个季度实现了正增长。 赛灵思首席执行官Victor Peng表示,得益于5G网络、数据中心及汽车等业务需求带动FPGA的出货,加上人工智能及云计算等应用的广泛增长基础, 与上一年销售额相比,...
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2018-11-01 |
ACAP
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FPGA
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今日头条
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赛灵思
Petalinux生成的Image文件与作用
对于ZYNQ MPSoC有以下几个文件, 1.FSBL 这个FSBL跟zynq-7000的fsbl是一样的,用户可以选择用cortex-a53制作启动的fsbl文件,也可以选择用cortex-r5来制作启动的fsbl文件。 2.PMUFW (pmufw.elf) PMU的配置文件,但这个不是必须的,用户是可选的,MPSOC有LPD.FPD.PL三路电源轨,PMU是为了更好的管理电源和控制功耗,...
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2018-11-01 |
Petalinux
PYNQ系列学习(一): Pynq开发环境配置
PYNQ项目是一个新的开源框架,使嵌入式编程人员在无需设计可编程逻辑电路的情况下充分发挥Xilinx Zynq All Programmable SoC(APSoC)的功能。 与常规方式不同的是,通过PYNQ,用户可以使用Python进行APSoC编程,并且代码可直接在PYNQ-Z1上进行开发和测试。通过PYNQ,可编程逻辑电路将作为硬件库导入并通过其API进行编程,...
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2018-11-01 |
PYNQ
在xilinx SDK中查询API函数的方法
当我们使用vivado搭建好硬件设计后就要在SDK下进行程序编写了,在SDK中我们可以建立C/C++工程,所以就有很多的库函数可以调用,那么问题来了,如何查询我想要的API函数呢?或者是该API函数如何使用? 下面我将以GPIO的IPCore为例介绍如何查询API函数。 1.将vivado设计好的硬件设计导入到SDK中,就可以把SDK代码编辑区的变迁也让切换到system.mss页面,...
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2018-11-01 |
API函数
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Xilinx-SDK
Vivado平台IP核的封装方式
作者:浅搁 FPGA2嵌入式 1. 前言 IP核这个东西相信很多人都不陌生吧,不管是哪个FPGA厂家,都会有自己的一些现成IP核供用户使用,从而节省设计的开发时间。在一个设计中,个人觉得将模块变成一个个直观的图形界面更有助于理清思路,增强整个设计的逻辑性。以前用过Microsemi的开发平台,觉得挺人性化的,你写完代码后,直接把.v文件拉到画布中,文件便会以图形模块的形式显示出来,...
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2018-11-01 |
IP核
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Vivado
加速人工智能创新,赛灵思布展中国国际进口博览会
精彩演示,丰富的发言人组合 2018年10月31日,刚刚在北京举行了1300多名开发者参加的XDF (赛灵思开发者大会)之后, 赛灵思公司(Xilinx, Inc. (NASDAQ:XLNX) )积极投身举国甚至整个全球瞩目的首届中国国际进口博览会 (简称进博会,11月5日-10日),准备向中国的用户展示包括数据中心加速, 医疗超声、工业机械臂、5G无人机、深度学习智能摄像头、裸眼3D电视,...
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2018-10-31 |
中国国际进口博览会
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人工智能
Vivado使用技巧(23)——综合运行与OOC
创建综合运行 一个“运行(run)”是指定义和配置设计在综合过程中的各方面,包括:使用 的Xilinx器件、应用的约束集、启动单个或多个综合的选项、控制综合引擎结果的选项。点击Flow菜单中的Create Funs,或在Design Runs窗口中: 点击工具栏中的+,即可打开新建运行窗口: 选择Synthesis,点击Next,打开配置综合运行的窗口:
2018-10-31 |
OOC综合
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Vivado
FPGA设计千兆以太网MAC(2)——以太网协议及设计规划
上篇该系列博文中通过MDIO接口实现了PHY芯片的状态检测,验证其已处于1000M 全双工工作模式。在设计MAC逻辑之前,要先清楚MAC与PHY之间的接口以及以太网协议细节,这样才能保证网络的兼容性。本文内容多来自Xilinx官方文档pg051 tri-mode-eth-mac. 1.GMII接口 此处使用较简单的GMII接口,接口列表及说明如下:...
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2018-10-31 |
FPGA设计
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以太网协议
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千兆以太网MAC
Modelsim仿真基本命令介绍
作者:高世皓
2018-10-30 |
Modelsim
初识FPGA CLB之LUT实现逻辑函数
一、概述 LUT中文名字叫查找表。以7系列的FPGA为例,每一个Slice里面有四个LUT。FPGA就是通过LUT实现大量的组合逻辑,以及SLICEM里面的LUT还可以构成RAM,Shift Register,以及Multiplexers。这篇文章我们一起来学习LUT如何构成组合逻辑。 二、LUT实现原理 LUT,中文名字叫做查找表,其原理其实也就是一个一个查找表,...
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2018-10-30 |
7系列FPGA
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查找表
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逻辑函数
Vivado FIR滤波器设计与仿真(一)
最近在学习FPGA DSP相关设计,从滤波器开始学习,最开始先生成两个正弦信号,产生混频信号,通过modelsim仿真来验证设计。 本案例用Block Design方法进行设计(也可以选择编写.v文件的形式进行设计)。 信号源产生 本次案例用DDS IP核产生两个简单的正弦信号,为了方便后面观察,这里分别产生一个4M和一个5M的正弦信号。 双击打开DDS IP核进入设置,对相关参数进行设置...
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2018-10-30 |
Vivado
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滤波器
利用ZYNQ SOC快速打开算法验证通路(6)——LWIP实现千兆TCP/IP网络传输
一、前言 之前ZYNQ与PC之间的网络连接依赖于外接硬件协议栈芯片,虽然C驱动非常简单,但网络带宽受限。现采用LWIP+PS端MAC控制器+PHY芯片的通用架构。关于LWIP库,已经有很多现成的资料和书籍。其有两套API,一个是SOCKET,另一个是本例中要用到的RAW。RAW API理解起来较为复杂,整个程序基于中断机制运行,通过函数指针完成多层回调函数的执行。SOCKET...
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2018-10-30 |
Zynq
【视频】带有 Zynq UltraScale+ MPSoC 的嵌入式视觉和控制解决方案
行业抓取式演示视频重点介绍了 Zynq UltraScale+ MPSoC 装有专用处理引擎,面向图像处理、实时处理和功能安全性。
2018-10-29 |
图像处理
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嵌入式视觉
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Zynq-MPSoC
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