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AMD和黑莓合作:推动下一代机器人系统的演进
AMD推出第二代Versal系列器件,为AI驱动型嵌入式系统提供端到端加速
五大理由|为嵌入式应用选择 AMD Spartan UltraScale+ FPGA
Python这么火,编码风格不可不知!
分号 Tip 不要在行尾加分号, 也不要用分号将两条命令放在同一行。 行长度 Tip 每行不超过80个字符 例外: 1. 长的导入模块语句 2. 注释里的URL 不要使用反斜杠连接行。 Python会将 圆括号, 中括号和花括号中的行隐式的连接起来 , 你可以利用这个特点. 如果需要, 你可以在表达式外围增加一对额外的圆括号。 Yes: foo_bar(self, width, height,...
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2018-11-12 |
python
借助vivado来学习FPGA配置模式
DA(Vivado)软件可以很好的帮助我们更好的去学习FPGA相关知识,例如: • 记得使用EDA软件自带的语言模板;
2018-11-12 |
Vivado
赛灵思总裁兼CEO Victor Peng 荣膺 ASPENCORE全球电子成就奖之年度创新人物奖
赛灵思公司全球总裁兼 CEO Victor Peng 荣膺2018 年年度创新人物奖。 图一为Aspencore 亚太区负责人张毓波 (Yorbe) 先生为Victor 颁发奖杯 赛灵思 Zynq UltraScale+ RFSoC 荣膺处理器/DSP/FPGA 类最佳产品奖 赛灵思公司(Xilinx, Inc.,(NASDAQ:XLNX))今天宣布,赛灵思总裁兼首席执行官 Victor...
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2018-11-09 |
ASPENCORE全球电子成就奖
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Victor-Peng
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赛灵思
利用以太网为工业市场供电
作者:Matt Chevrier,德州仪器 为工业以太网器件供电需要解决工业以太网和工业应用的几个特定问题。 标准以太网与工业以太网之间最大的区别在于拓扑结构,如图1所示。标准以太网为星形拓扑,而工业以太网则包含线形、树形和环形等多种不同的拓扑结构。 图 1:两种类型的以太网拓扑结构 除拓扑结构以外,工厂自动化设备的工作电压为24伏,而电信设备的供电电压为48伏。...
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2018-11-09 |
EtherCAT
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工业以太网
【视频】了解SDSoC工具流程
详解 SDSoC 集成式开发环境 (IDE) 的完整开发流程。
2018-11-09 |
SDSoC
Xilinx ZYNQ平台下构建Linux + Xenomai实时操作系统
作者:Huster-ty Xenomai是一种采用双内核机制的Linux 内核的强实时扩展。由于Linux 内核本身的实现方式和复杂度,使得Linux 本身不能使用于强实时应用。在双内核技术下,存在一个支持强实时的微内核,它与Linux 内核共同运行于硬件平台上,实时内核的优先级高于Linux 内核,它负责处理系统的实时任务,而Linux 则负责处理非实时任务,...
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2018-11-09 |
linux内核
Xilinx ZYNQ 7000+Vivado2015.2系列(四)之GPIO的三种方式:MIO、EMIO、AXI_GPIO
前言: ZYNQ 7000有三种GPIO:MIO,EMIO,AXI_GPIO MIO是固定管脚的,属于PS,使用时不消耗PL资源;EMIO通过PL扩展,使用时需要分配管脚,使用时消耗PL管脚资源;AXI_GPIO是封装好的IP核,PS通过M_AXI_GPIO接口控制PL部分实现IO,使用时消耗管脚资源和逻辑资源。 使用的板子是zc702。 1.MIO方式 Zynq7000 系列芯片有 54 个...
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2018-11-09 |
GPIO
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Vivado2015.2
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Zynq-7000
ZYNQ EMIO使用及可重用封装
为了快速实现算法板级验证,PC端需要通过JTAG或以太网与FPGA形成通路。最简单便捷的方案是利用协议栈芯片,用户可以无视底层,利用简单的SPI协议读写寄存器实现复杂的TCP UDP等网络协议。当然带宽会受限于SPI接口有效速率,本文采用芯片为W5500,支持10M/100M自适应,其理论值高达80Mbps,基本达到算法验证的要求。 ZYNQ可以通过灵活的EMIO模拟SPI接口...
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2018-11-08 |
EMIO
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W5500
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Zynq
Vivado HLS 图像的获取
作者: OpenSLee,来源:FPGA开源工作室 1. 背景知识 OPENCV(Open Source Computer Vision)被广泛的使用在计算机视觉开发上。使用Vivado HLS视频库在zynq-7000全可编程soc上加速OPENCV 应用的开发,将大大提升我们的计算机视觉开发。 图1和图2展示了如何使用opencv加速zynq-7000全可编程...
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2018-11-08 |
OpenCV
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Vivado HLS
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计算机视觉
使用XDMA实现PCIE映射AXI-Lite对VDMA进行配置
在Xilinx提供的很多ip如VDMA ,OSD,Mixer,TPG等等,在使用前都需要进行配置,配置接口往往是AXI-Lite接口,正常情况下我们一般自己编写配置逻辑或者通过MB/ZYNQ等对IP进行配置,如果在我们使用到XDMA的同时也使用到需要AXI-Lite配置的ip的话,那么有一种新的方法可以对这类型IP进行配置。首先说说XDMA,XDMA是Xilinx封装好的PCIE DMA传输IP...
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2018-11-08 |
XDMA
Silexica发布多核软件开发工具SLX的最新版本,FPGA和C/C++功能得到大幅增强
2018年10月23日 - Silexica发布了多核软件开发工具SLX的最新版本,新版的FPGA和C/C++功能得到大幅增强。SLX工具是目前业界首款用于FPGA的工具,该软件全面支持Xilinx的SDSoC开发环境,在进入高阶综合(High-Level Synthesis,HLS)之前即可进行软硬件开发探索,保证HLS的进行过程更加精确高效。SLX for C/C++...
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2018-11-08 |
FPGA
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Silexica
Vivado工程经验与时序收敛技巧
FPGA毕竟不是ASIC,对时序收敛的要求更加严格,本文主要介绍本人在工程中学习到的各种时序约束技巧。 首先强烈推荐阅读官方文档UG903和UG949,这是最重要的参考资料,没有之一。它提倡要在设计的早期阶段就要排除问题,越到后期时序的改善就越困难。其中HLS层次对性能的影响是最大的。 本文将从代码风格,时序修正,工程设置等几个方面介绍本人的实践经验,希望让各位初学者快速提高,...
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2018-11-08 |
时序收敛
Xilinx CEO 将出席深圳全球 CEO 峰会
2018年11月8日,赛灵思公司CEO,Victor Peng 确认出席由 Aspencore 在深圳举办的全球 CEO 峰会,并将带来主题演讲,与参会者探讨人工智能兴起带来的机遇和挑战,分析后摩尔定律时代新的计算模式,并分享赛灵思重大的行业突破和最新产品将如何加速 AI 和各种创新。 与此同时,与上月盛大的 XDF 赛灵思开发者大会失之交臂的深圳的开发者们,将有机会看到精选自 XDF...
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2018-11-07 |
Victor-Peng
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全球CEO峰会
Pinnacle Imaging Systems和安森美半导体合作推出新的HDR监控方案,采用Xilinx技术扩展高动态范围视频的界限
在真实情况的测试下,新的方案捕获和色调映射高对比度场景达120 dB或20 EV,全是全高清1080 p 30 fps实时输出 高动态范围(HDR)图像信号处理器(ISP)和HDR视频方案开发商Pinnacle Imaging Systems和领先的HDR图像传感器供应商安森美半导体,联合推出新的更低成本的HDR视频监控方案,能捕获高对比度场景(120 dB),...
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2018-11-07 |
Ultra-HDR
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ZYNQ-7030
从配角走向主流,一家34岁的老牌芯片公司还存在多少可
作者:四月,来源:机器之能 对于一家已经成立34年的老牌芯片公司而言,未来还将存在多少可能性?尤其当曾经并肩作战的“老战友”都逐一被巨头收编之后。 回答或许多是中规中矩的“平稳发展”、“逐步增长”,亦或者“被收购”…… 但现在,这个答案正因一位颇具使命感的新任CEO而格外让人期待——赛灵思第四任CEOVictor Peng认为,“历时四年,投入超十亿美元研发的ACAP有望成为一个更主流的计算平台...
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2018-11-07 |
ACAP
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Victor-Peng
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