FPGA 开发圈 | FPGA 社区

Python字符串拼接六种方法介绍

1.加号第一种，有编程经验的人，估计都知道很多语言里面是用加号连接两个字符串，Python里面也是如此直接用“+”来连接两个字符串； print 'Python' + 'Tab' 结果： PythonTab 2.逗号第二种比较特殊，使用逗号连接两个字符串，如果两个字符串用“逗号”隔开，那么这两个字符串将被连接，但是，字符串之间会多出一个空格； print 'Python','Tab' 结果... 阅读详情

2018-08-29 | python

赛灵思最新深度神经网络推理器xDNN参数曝光

继年初发布新一代FPGA框架后，FPGA巨头赛灵思在Hot Chips大会揭露了最新一代深度神经网络推理装置xDNN的部分规格参数。随着更多定制芯片的发展，现如今AI芯片的战火已经蔓延到推理领域。赛灵思的xDNN可配置、可复写，进行多任务处理，还配有Tensor内存。目前来看，FPGA可能没有像一些人预期的那样在深度学习的训练空间中占据一席之地，但AI推理的低功耗、... 阅读详情

2018-08-29 | AI芯片, xDNN, 深度神经网络, 赛灵思

Vivado使用技巧（14）——IO规划方法详解

本系列第13篇简单介绍了使用RTL工程IO布局工程两种方法定义IO Ports。在I/O Planning View Layout中（IO布局工程中是Default Layout），显示了FPGA器件资源、封装管脚、I/O Ports等详细信息。设计者借助这些信息来完成I/O规划。创建单端/差分I/O Ports RTL工程会直接从RTL设计中获取I/O端口信息；IO布局工程可以从CSV/... 阅读详情

2018-08-29 | IO布局, Vivado

PCIe学习（一）：PCIe基础及生成PIO例程分析

简介学习PCIe有一段时间了，这里将这段时间的学习做一个总结。由于手里没有包含PCIe的板子，因此所做的也就是尽力将XILINX提供的实例工程中的关键模块进行分析，包括 PIO_RX_ENGINE.v，PIO_TX_ENGINE.v，PIO_EP_MEM_ACCESS.v ，希望对和我一样的初学者有所帮助。软件：VIVADO2017.4 第一步：PCIe基础知识... 阅读详情

2018-08-29 | PCIe

如何使用 HSI 为定制 IP 创建驱动程序？

本文主要介绍如何使用 HSI 工具来创建一个定制驱动程序，使 xparameters.h 文件驻留在 SDK 中。第 1 步：在 IP 打包器中创建 IP 在以下实例中创建一个简单的 AXI 从 IP 并连接至 MPSoC 器件：默认情况下，IP 打包器为 IP 生成一个简单的驱动程序，以便在硬件导出至 SDK 时，将该驱动程序打包在硬件平台中。

2018-08-28 | SDK

学会System Generator（13）——Vivado HLS调用C/C++代码

本文是该系列的第13篇。Vivado HLS是Xilinx FPGA开发套件中的一款软件，可以使用C/C++语言进行设计，并转换为RTL级模型。System Generator中的Vivado HLS block可以将HLS开发软件设计的C/C++代码整合到Simulink环境中，利用Simulink强大的仿真特性对设计进行仿真测试。 ug948中提供的官方例程为图像的中值滤波，... 阅读详情

2018-08-28 | System Generator, Vivado HLS

Zynq-7000 PS到PL端emio的使用

作者：OpensLee，FPGA开源工作室 1 背景知识上一节《Zynq-7000 ARM端MIO的使用》讲解了PS端MIO的使用，本节讲解ARM处理器通过emio(Extendable Multiuse I/O)控制PL端接口。如下图所示，ZYNQ-7000的GPIO分为两种（MIO,EMIO）。EMIO分布在Bank2和BANK3，共有64个引脚可以使用。如下图所示，... 阅读详情

2018-08-28 | Zynq-7000

解开电源模块降额曲线的奥秘

作者：作者：德州仪器 Chris Glaser 随着电子设备的尺寸越来越小，电源设计人员在设计电源时必须考虑热限值的问题。如果一个较小的电源无法在特定的应用环境（包括环境温度）下以高负载运行，那么它就等同于没有用处。降额曲线中就有一种常见的热限值，该热限值可以在大多数的电源模块数据表中看到。降额曲线能够显示在不同环境温度下可拉电流或功率的大小，同时仍然保持电源模块在其温度规格范围内（... 阅读详情

2018-08-28 | 电源管理, 降额曲线

调幅、调频、调相与 I/Q 调制有什么区别？

无线通信是现在应用最为广泛的通信技术之一，其核心是把要传输的数据调制在载波上发射出去，载波状态的变化承载了不同的信息。如下图所示，载波信号的状态变化可以分为幅度变化、频率变化以及相位变化，因此对应的就有AM（Amplitude Modulation）或ASK（Amplitude Shift Keying）调制、FM（Frequency Modulation）或FSK（Frequency... 阅读详情

2018-08-28 | 无线通信

Xilinx全球副总裁Freddy赴深访问恒扬总部，双方合作将进一步深化

近日，Xilinx主管全球数据中心业务的副总裁Freddy赴深访问恒扬数据总部，Freddy 一行在CEO李浩等高层的陪同下，对恒扬数据进行了深入调研和参观，双方在愉快的气氛中对以往业务进行了梳理，并达成进一步深化合作意向，双方均对未来合作充满期待。合作共赢前途无限作为Xilinx 主管全球数据中心业务的副总裁，这是Freddy首次到访恒扬总部， Freddy一行首先参观了恒扬展厅... 阅读详情

2018-08-27 | Xilinx, 恒扬数据

满足自驾车应用　嵌入式视觉诉求三低要素

作者：卢佳柔，新通讯 2018 年 9 月号 211 期《行家出手》自驾车商机诱人，驱动传统车厂与物联网厂商跨界抢进，更加速人工智能(AI)、先进驾驶辅助系统(ADAS)发展愈趋白热化。而嵌入式视觉也搭上AI与ADAS发展的顺风车，成为实现自驾车发展不可或缺的关键技术，为了要满足嵌入式视觉技术的灵活度，低延迟、低功耗与低成本的要素缺一不可。赛灵思(Xilinx)... 阅读详情

2018-08-27 | ADAS, 嵌入式视觉, 自动驾驶

深入理解阻塞和非阻塞赋值的区别

阻塞与非阻塞赋值的语言结构是Verilog语言中最难理解的概念之一。有这样的两个要点：（1）在描述组合逻辑的always块中用阻塞赋值，则综合成组合逻辑的电路结构； **（2）在描述时序逻辑的always块中用非阻塞赋值，则综合成时序逻辑的电路结构。这样做的原因是：** 这是因为要使综合前仿真和综合后仿真一致的缘故。为了更好地理解上述要点，... 阅读详情

2018-08-27 | Verilog, 阻塞赋值

Zynq-7000 ARM端MIO的使用

作者：OpenSLee 1. 背景知识 Xilinx Zynq-7000 芯片的PS端MIO（multiuse I/O）所在位置如下图红色框所示。MIO（0:15）在bank0上，MIO（16:53）在bank1上。他们不需要管脚约束，既可以当做PS 端普通的IO也可以用做PS端SPI、I2C、CAN等总线。本节将使用MIO的GPIO功能实现LED流水灯。 2. MIO流水灯实验... 阅读详情

2018-08-27 | Zynq-7000

【视频】：Zynq UltraScale+ RFSoC 评估工具演示

该视频演示了 RFSoC RF 数据转换器评估工具，该工具可对 Zynq UltraScale + RFSoC ADC 和DAC 进行性能评估。

2018-08-27 | Zynq-UltraScale, 今日头条

学会System Generator（12）——Black Box及配置文件详解

本文是该系列的第12篇，上一篇介绍了在System Generator设计中使用Black Box调用HDL代码的方法，并使用Simulink+Vivado Simulator进行了协同仿真。本文将对该block及其中涉及到的MATLAB配置文件作详细介绍。 HDL文件使用限制想在Black Box中导入HDL文件，Verilog/VHDL文件必须遵循以下限制：

2018-08-24 | Matlab, System Generator