设计数字下变频器的抽取滤波器是一项艰巨任务。本文介绍一种能够完成此项任务的简便、易于理解的流程。
作者：Daniele Bagni DSP专家级现场应用工程师 赛灵思公司 daniele.bagni@xilinx.com

何谓静态时序分析（Static Timing Analysis，简称STA)

它可以简单的定义为：设计者提出一些特定的时序要求（或者说是添加特定的时序约束），套用特定的时序模型，针对特定的电路进行分析。分析的最终结果当然是要求系统时序满足设计者提出的要求。

Have you ever written code that behaves correctly under a simulator only to have intermittent failures in the field? Or maybe your code no longer functions properly when you compile with a newer version of your tool chain. You review your test bench and verify 100 percent complete test coverage and that all tests have passed with no errors--yet the problem stubbornly remains.

本文从FPGA器件结构角度出发以速度和面积为主题描述在FPGA设计过程中应当注意的问题和可以采用的设计技巧。本文对读者的技能基本要求是熟悉数字电路基本知识如加法器计数器RAM等熟悉基本的同步电路设计方法熟悉HDL语言对FPGA的结构有所了解对FPGA设计流程比较了解。

在过去的五六年时间里，IC 工艺从130nm 快速发展到90nm 并随后很快进入当前的65nm 结点，工艺技术的每一次进步都使得功率管理变得更为重要。在130nm 节点时，IC 生产商就开始注意到晶体管的电流泄漏问题，即使在闲置模式下，晶体管也存在由于电流泄漏而带来的功率消耗。 进入90nm 工艺时代，IC 的工作电压进一步下降，但电流
泄漏问题更加严重，在器件的总功耗中占有相当大的比重。 对于65nm 工艺，这些趋势仍在延续。

在本应用指南中，Jake Wiltgen介绍了如何利用包含了集成式PCI Express® 模块的Virtex®-5 FPGA为PCI Express增强型端点模块封装核设计和实现总线主直接存储器存取(DMA)设计。总线主DMA(BMD)设计可以将数据写入主存储器或从主存储器中读取数据。通过在您的应用中使用它，您的设计可以实现更高的吞吐量和性能，同时还能降低总CPU利用率。该BMD参考设计提供了DMA内核模式驱动器，包括Avnet提供的源代码和Windows 32位软件应用程序。应用指南还包含驱动器和应用程序的安装说明。如需赛灵思的其它应用指南，敬请登录网站： www.xilinx.com/support/documentation/application_notes.htm 。

作者：Daniele Bagni，赛灵思公司 DSP 专家 联系方式： daniele.bagni@xilinx.com
Roberto Marzotto，Embedded Vision Systems (eVS) S.r.l.设计工程师 联系方式： roberto.marzotto@evsys.net
Paul Zoratti，赛灵思公司汽车高级系统架构师 联系方式： paul.zoratti@xilinx.com
System Generator for DSP 是一款具有高抽象层的设计工具，为算法开发人员和系统架构师从 Simulink 算法参考模型过渡到 FPGA 硬件实施技术提供了一种高效的途径，且无需任何HDL 编码工作。

在该参考系统中，James Lucero介绍了如何改进Virtex®-5FXT FPGA上的PowerPC 440处理器块的系统性能。该参
考系统实例说明了如何使XPS Central DMA主接口与PLB Slave 0（SPLB0）或PLB Slave 1（SPLB1）上的Processor Local Bus（PLB）v4.6连接。然后，您可修改DMA引擎的XPS Central DMA的参数，便于通过交叉开关矩阵实现并行读写。对于HDMA而言，本文讨论设置中断阈值，更改缓冲区描述符主内存和发射/接收缓冲器的地址。一个简单的环回内核与一个HDMA上的LocalLink接口连接。