时序分析

如何减少时序报告中的逻辑延迟

judy 在 周二, 08/15/2023 - 09:57 提交

在FPGA逻辑电路设计中，FPGA设计能达到的最高性能往往由以下因素决定

基于Xilinx的时序分析与约束（8）----关于时序路径、时钟悲观度和建立时间/保持时间的一些问题

judy 在 周二, 01/17/2023 - 10:25 提交

最近研究vivado里的时序分析路径时，发现了3个很有意思的问题

基于Xilinx的时序分析与约束（7）----非理想时钟的特性约束

judy 在 周四, 01/12/2023 - 09:19 提交

为了更精确地进行时序分析，设计者还必须设定一些与运行环境相关的可预测变量和随机变量

基于Xilinx的时序分析与约束（6）----如何读懂vivado下的时序报告？

judy 在 周一, 01/09/2023 - 10:54 提交

今天就通过一个简单的工程来看下如何在vivado软件中查看时序报告

基于Xilinx的时序分析与约束（5）----衍生时钟约束

judy 在 周三, 01/04/2023 - 10:38 提交

 衍生时钟约束必须指定时钟源，在对衍生时钟进行约束时，并不指直接对其周期

基于Xilinx的时序分析与约束（4）----主时钟约束

judy 在 周五, 12/30/2022 - 15:38 提交

主时钟约束，就是我们对主时钟（Primary Clock）的时钟周期进行约束

基于Xilinx的时序分析与约束（3）----基础概念（下）

judy 在 周四, 12/29/2022 - 10:28 提交

路径1、2、3实际上都是对寄存器到寄存器之间的数据路径之间的约束，而路径4则是约束纯组合逻辑

时序分析基本概念（二）——保持时间

judy 在 周一, 10/17/2022 - 15:02 提交

保持时间是对触发器而言，以能够稳定准确的锁存或者触发为目的

如何阅览vivado工程的时序分析报告——建立时间

judy 在 周三, 10/12/2022 - 09:48 提交

本篇文章我们将通过vivado工程实例来向大家介绍如何读懂时序分析报告。

时序分析基本概念（一）——建立时间

judy 在 周日, 10/09/2022 - 10:01 提交

以上升沿锁存为例，建立时间（Tsu）是指在时钟翻转之前输入的数据D必须保持稳定的时间。