时序约束

Xilinx KU系列三速以太网IP核RGMII时序约束方法

judy 在 周二, 03/07/2023 - 14:45 提交

基于RGMII时序广泛应用于以太网通信中，基于Xilinx的三速以太网时序分析，不同的Xilinx系列方法不一样

FPGA 时序约束 二 ：创建时钟和时钟不相关约束

matt z 在 周三, 02/08/2023 - 09:07 提交

创建时钟是针对代码中主时钟而言，创建时钟之前需要知道代码中的主时钟都是什么

FPGA 时序约束一：如何查看时序错误

wyh102 在 周五, 02/03/2023 - 14:36 提交

一个设计的时序报告中，design run 时序有红色，裕量（slack）为负数时

基于Xilinx的时序分析与约束（8）----关于时序路径、时钟悲观度和建立时间/保持时间的一些问题

judy 在 周二, 01/17/2023 - 10:25 提交

最近研究vivado里的时序分析路径时，发现了3个很有意思的问题

基于Xilinx的时序分析与约束（7）----非理想时钟的特性约束

judy 在 周四, 01/12/2023 - 09:19 提交

为了更精确地进行时序分析，设计者还必须设定一些与运行环境相关的可预测变量和随机变量

读懂用好Timing Constraints窗口

judy 在 周五, 09/16/2022 - 11:15 提交

在调试时序约束的过程中，用户常常会对除了顶层约束外所涉及的繁杂的时序约束感到困惑而无从下手。

set_input_delay如何约束？

judy 在 周二, 09/06/2022 - 14:45 提交

今天我们就来详细分析一下，这个约束应该如何使用。

基于Xilinx的时序分析与约束（1）——什么是时序分析？什么是时序约束？什么又是时序收敛？

judy 在 周三, 07/27/2022 - 11:51 提交

这个专栏，我会从时序分析、时序约束和时序收敛3个方面来一起学习基于Xilinx FPGA和Vivado开发平台的FPGA时序相关内容。

Vivado 综合阶段什么约束生效？

judy 在 周六, 04/02/2022 - 09:32 提交

在Vivado或其他综合工具（如Synplify）上，综合阶段需要添加什么约束呢？

FPGA设计之时序约束四大步骤

judy 在 周四, 03/10/2022 - 10:11 提交

本文章探讨一下FPGA的时序约束步骤