每日头条

Alveo U50 数据中心加速器卡数据手册 (中文版)

赛灵思 Alveo™ U50 数据中心加速器卡采用单插槽、小外形尺寸被动散热卡,运行时最大功耗限制为 75W。它支持PCI Express® (PCIe®) Gen3 x16 或双 Gen4 x8,配备 8 GB 高带宽存储器 (HBM2) 和以太网网络功能

业界首款“一体化 SmartNIC 平台” 面世,Alveo™ U25 一站式加速网络、存储和计算加速

今天,赛灵思宣布推出业界首款 “一体化 SmartNIC 平台”— Alveo™ U25,在业界首次真正在单卡上实现了网络、存储和计算加速功能的完美融合。U25 专门针对当前那些在不断增长的联网需求和不断上涨的成本之中苦苦挣扎的云服务提供商、电信公司和私有云数据中心运营商而设计

面向汽车和机器人应用的 LiDAR

Ouster 是一家面向自动驾驶汽车、机器人、安全和地图绘制的领先高分辨率激光雷达传感器供应商,在拉斯维加斯 2020 国际消费电子展上展示了其全系列由 Xilinx 技术提供支持的数字 LiDAR 传感器。Xilinx 汽车解决方案总监 Paul Zoratti 采访 Raffi Mardirosian,介绍了 Xilinx FPGA 技术在 Ouster LiDAR 架构中的应用

Vitis平台使用从这六点变化开始

Vitis 平台将19.1之前的SDK、SDSoC、SDAccel整合在一起的基础上,加入了Vitis AI开发环境。让软件工程师也能够基于Vitis平台完成Xilinx器件的项目设计。然而对于习惯了传统的开发方式的工程师来说,最基本的嵌入式开发都要转移到Vitis上进行。本次我们就来看看从基础的SDK到Vitis有多少异同

将赛灵思 SDK 工程移植到 Vitis 的分步指南

从 2019.2 版开始,赛灵思 SDK 开发环境已统一整合到全功能一体化的 Vitis™ 统一软件平台中。尊敬的 SDK 用户,您只需轻点几下鼠标即可体验这一功能丰富的工具!

重磅!支持更复杂IC设计,Xilinx推出全球最大 FPGA

经常听到有媒体问ASIC是否取代FPGA这类问题,看看ASIC设计流程,其中的数字前端中的仿真和验证是离不开FPGA的,所以FPGA和ASIC是共生关系,有了更大的FPGA ,才能在数字IC仿真原型设计效率上大大提升,才可以支持和设计更复杂更大的ASIC,近10年来,赛灵思一直保持着最大业内FPGA的记录,今天,赛灵思再次刷新最大FPGA的新记录

如何利用 7 系列 FPGA 中的 POST_CRC 试错

本博文介绍了利用 POST_CRC 试错的方法,但总体而言,赛灵思推荐在所有架构上使用 Soft Error Mitigation (SEM) IP。SEM IP 提供了一种可用于测试 SEU 检测与纠正能力的机制并提供了更强大的调试能力。

【干货分享】Vivado 增量综合流程

从 Vivado 2019.1 版本开始,Vivado 综合引擎就已经可以支持增量流程了。这使用户能够在设计变化较小时减少总的综合运行时间。在我们开始讨论增量综合之前,我们先来讨论一下一些重要的概念,以便能够更好地理解该流程。

【视频】Versal ACAP: 片上网络(NoC),高效的异构硬件解决方案

本视频介绍了 Versal 自适应的片上网络 (NOC)。 这种固有的软件可编程创新确保了该平台一经启动,即可供硬件设计师和软件开发者使用。 Versal 的各种引擎、关键接口和集成存储器控制器通过这条高效低耗的超高速连接和驱动,为定制型异构硬件解决方案带来高带宽和低时延

【视频】Versal 生命的证据:Hello World

共同见证 Versal™ 向世界发出的第一句话,“Hello World”。这是一个具有非凡意义的一句话,我们将之称为“生命的证据”,从此标志着 Versal ACAP 正式诞生。从收到第一块电路板起,Arm® Cortex®-A72 和 Arm® Cortex®-R5F 在 3 小时内完成启动,而 ARM Cortex-A72 上的 Linux 也在 4 天内完成启动