每日头条

Xilinx 推出 Versal 评估套件

配备业界首个自适应计算加速平台(ACAP)的 Xilinx Versal AI Core 系列 VCK190 评估套件和 Versal Prime 系列 VMK180 评估套件现已推出。

性能提升100 多倍!—— Xilinx Versal 评估套件上市, 助力开发者阔步迈入解锁ACAP功能的高速路

装备业界首个自适应计算加速平台(ACAP)的赛灵思 Versal AI Core 系列 VCK190评估套件 和 Versal Prime 系列 VMK180 Prime 评估套件,现已上市!VCK190 是赛灵思首款 Versal™ AI Core 系列评估套件,可帮助设计者使用 AI 和 DSP 引擎开发解决方案,与当前服务器级 CPU 相比,该解决方案可将计算性能提升 100 多倍!

Unroll & Pipeline | 细粒度并行优化的完美循环

HLS 优化设计的最关键指令有两个:一个是流水线 (pipeline) 指令,一个是数据流(dataflow) 指令。正确地使用好这两个指令能够增强算法地并行性,提升吞吐量,降低延迟但是需要遵循一定的代码风格。

Versal ACAP 设计指南

本文档旨在提供 Versal™ ACAP 硬件功能以及创建或移植设计时的块级注意事项的概述,并提供有关设计创建、仿真与调试的方法建议以及有关设计流程、启动和配置的建议。

高层次综合技术原理浅析

说起高层次综合技术(High-level synthesis)的概念,现在有很多初学者简单地把它理解为可以自动把c/c++之类地高级语言直接转换成底层硬件描述语言(RTL)的技术。其实更准确的表述是:由更高抽象度的行为描述生产电路的技术。

机密无需私藏:Xilinx 为何要加入保密计算联盟?

赛灵思近期宣布加入了保密计算联盟( CCC ),致力于帮助驱动将保密计算扩展至加速器和 SmartNIC 的工作。在深入挖掘赛灵思为何加入该联盟之前,也许我们应该解释一下什么是保密计算,以及保密计算联盟有哪些成员公司。

广岛大学:如何运用赛灵思 Alveo 加速器卡加速基于 AI 的医疗诊断

广岛大学采用赛灵思 Alveo U250 加速器卡,加速了基于图像且以机器学习推断为特性的癌症诊断解决方案。让我们看看他们是怎么做的吧。

【ZYNQ Ultrascale+ MPSOC FPGA教程】第二章 硬件原理图介绍

AXU2CGA/B的特点是体积小并扩展了丰富的外设。主芯片采用Xilinx公司的Zynq UltraScale+ MPSoCs CG系列的芯片,型号为XCZU2CG-1SFVC784I。AXU2CGA的PS端挂载了2片DDR4(2GB,32bit)和1片256Mb的QSPI FLASH。

Vitis Vision | 利用Vitis HLS tcl shell 一键跑通视觉加速例程

在论坛上遇到在高层次综合工具中调用视觉库遇到的大多数问题都和 opencv 库以及Xilinx Vision 库的安装路径有关,如今 Vitis HLS 2020.1 之后的版本都不再提供OpenCV 的预编译库,就更需要开发者们将各自工作环境中的库路径,环境变量都设置好。希望这篇博文能给大家调用 Vitis Vision Library 提供向导,提升效率。

开发者分享 | 如何在设计里例化并使用BSCANE2模块 (一)

在 FPGA 中,JTAG 管脚除了负责原始的芯片测试功能 (IEEE1149.1),还主要用于下载和调试,比如ILA就是通过 JTAG 接口捕捉内部逻辑信号,送回 ISE 或 Vivado,并在界面上直接显示和控制。BSCANE2 其实就是实现这一内外沟通的关键核心模块,这部分实现对于用户来说是透明的。 那么如何利用BSCANE2 模块,构建用户自己的专用内部扫描链/功能链呢?