阻塞赋值

一文了解阻塞赋值与非阻塞赋值

judy 在 周二, 12/27/2022 - 15:46 提交

今天给大家普及一下阻塞赋值和非阻塞赋值的相关知识

Verilog HDL中阻塞与非阻塞赋值

demi 在 周四, 11/21/2019 - 14:41 提交

阻塞赋值：前面语句执行完，才可执行下一条语句；即：前面语句的执行（b=a）阻塞了后面语句的执行（c=b）。即：always块内，2条语句顺序执行。

深入理解阻塞和非阻塞赋值的区别

judy 在 周一, 08/27/2018 - 10:33 提交

阻塞与非阻塞赋值的语言结构是Verilog语言中最难理解的概念之一。

有这样的两个要点：
（1）在描述组合逻辑的always块中用阻塞赋值，则综合成组合逻辑的电路结构；
**（2）在描述时序逻辑的always块中用非阻塞赋值，则综合成时序逻辑的电路结构。

这样做的原因是：**