ASIC

近年来,ASIC设计规模的增大带来了前所未有的芯片原型验证问题,单颗大容量的FPGA通常已不足以容下千万门级、甚至上亿门级的逻辑设计。现今,将整个验证设计分割到多个采用最新工艺大容量FPGA中,FPGA通过高速总线互联,成为大规模ASIC或SOC原型验证的极佳选择。

芯片优势:
XILINX 新一代UltraScale架构满足大规模ASIC设计需求

基于 FPGA 仿真与原型设计可快速、准确地实现 SoC 系统建模和验证并加速软件和固件的开发。通过 20nm 解决方案Virtex UltraScale VU440 FPGA , Xilinx 将原型设计带入数百万逻辑单元解决方案的阶段:

  • 在许多情况下避免了进行多芯片分区的困扰
  • 减少了大型 ASIC 和 ASSP 设计的开发风险
  • 减少了板级空间的要求和复杂性
  • 实现灵活 I/O,创建邻接器件
  • 降低了系统级功耗
  • 基于Xilinx FPGA验证ASIC可能遇到的timing问题

    本文是本人对Xilinx XC7V系列FPGA用于ASIC前端验证遇到问题的总结,为自己记录并分享给大家,如果有歧义或错误请大家在评论里指出。

    将FPGA用于ASIC验证和实现传统RTL设计的主要区别就是ASIC会根据应用场景有大量的门控时钟(clokc gate)和电源开关(power gate),其中power gate不需要在FPGA上实现并且也无法实现,它是来源与IP供应商或foundry提供的基本库文件,属于不可综合的类型,前端仿真会有对应的仿真model,当然这个model也不能在FPGA上实现。clock gate即门控时钟也有对应的仿真model,并且稍加修改就可以综合并在FPGA上实现。

    MATLAB基于FPGA和ASIC的数字收发器的开发

    作者:MathWorks

    无线RF接收器在许多应用中都会用到,包括无线安全系统、工业监控、仪表读数和家庭自动化等等。过去,半导体供应商主要使用模拟设计来构建这些接收器。如今,供应商正在转换到数字和混合信号设计,以期降低功耗和简化与其他组件的集成。

    对于基于模型的设计,Semtech工程师扩展了对MathWorks工具的使用,目的是为了过渡至数字平台。多年来,工程师使用MATLAB®和Filter Design HDL Coder™为滤波器建模和生成HDL代码。在最近的项目中,他们使用了Simulink®和HDL Coder™为整个设计生成VHDL®。

    挑战

    Semtech工程师需要使用低IF架构为频移键控(FSK)和最小频移键控(MSK)解调开发数字接收器链。他们希望在工程的先期研究阶段,就针对性能、功耗和布局等性能,评估多种设计。为每个设计备选方案编写VHDL较为费时,而且限制了团队可以考虑的备选方案数量。

    FPGA原型板的额定容量高达3000万个ASIC 门

    顾名思义,proFPGA 的 Ultra-Scale™ XCVU440 FPGA 模块基于赛灵思 Virtex® UltraScale VU440,而且该原型板的额定容量高达 3000 万个 ASIC 门。这款 FPGA 原型板提供 10 个扩展站点,具有多达 1,327 个用户 I/O,用来连接子板(例如存储器板、接口板)、连接电缆或用户专用的应用板。该产品可与 proFPGA 的单、双或四核主板配合使用,这三款主板分别可以承载 proFPGA 日益增多的 FPGA 原型板系列中的一个、两个和四个原型板。完全加载具有四个 UltraScale XCVU440 FPGA 模块的四核主板后,可以得到 1.2 亿个 ASIC 门的原型设计容量。

    如需了解更多信息,敬请访问: http:// www.prodesign-europe.com/profpga/

    作为面向系统和专用集成电路(ASIC)设计提供混合硬件描述语言(HDL)模拟和硬件辅助验证解决方案的先行者,Aldec, Inc.今日发布了业界最大的、面向系统级芯片(SoC)和ASIC设计的现成Xilinx® Virtex®-7样机系统,其ASIC容量最高可达2.88亿门。最新板卡HES-7™ (HES7VX12000BP)包括FLG1925套件中的6个Xilinx Virtex-7 2000T FPGA,每块板卡可实现高达7200万门的ASIC容量,再加上三块附加板卡,现场可编程门阵列(FPGA)样机系统的ASIC容量可借助Aldec底板(HES7-BPx4)扩展到2.88亿门。

    Aldec硬件产品部总经理Zibi Zalewski表示:“我们非常高兴扩展HES-7系列。我们开发了配备双Virtex-7 2000T板卡的基于底板的样机架构,提供了扩展到8个现场可编程门阵列(FPGA)的能力。今天我们发布的最新板卡是一个最大的可以立即启用的成品Virtex-7样机板卡,其中每块板卡配备6个FPGA,并且借助底板配置可配备多达24个FPGA,从而满足最大的SoC项目所需的容量、互联性和扩展能力。”

    All Programmable平台:盈利的基础

    作者:Mike Santarini,出版商,Xcell杂志

    当我作为一名行业记者第一次开始介入IC设计产业,商业的ASIC市场已经达到了它的全盛时期,定制的数字IC业务也迅速转变为ASSP SoCs,作为提高利润率的一种方式。随着最终产品性能的分化和功能设置主要依赖与硬件——性能,电源以及器件的独特功能,商业化的ASIC逐渐占据了优势,但是商业化的ASIC业务是短暂的。

    观看本视频,了解和学习全新的UltraScale架构中类似ASIC的时钟架构技术,包括:它是如何被使用的,它所带来的优势和好处,以及如何轻松地从现有设计进行迁移。另外,您还将学习到如何使用时钟向导来配置时钟网络。

    作者:Steve Leibson, 赛灵思战略营销与业务规划总监

    以下是今日SemiWiki博客节选部分,标题为有关基于FPGA原型时间缩减的更多介绍,作者Don Dingee:

    “做专用基于FPGA原型系统的收敛(如[Synopsys] HAPS- DX ...)与使用通用工具处理通用FPGA的收敛不同。时钟分布、握手、引脚复用的细微差别—所有这些在设计上都是为了增强以FPGA形式所表示的ASIC设计分区和调试可视性—意味着优化只能通过细节之处来体现。Synopsys公司一直寻求数分钟内得出原型结果的方案,而不是在数小时,即使是在大规模设计方面。

    作者:Steve Leibson 赛灵思公司 Xcell每日博客编辑

    不久前发生在ASIC上的问题现又在FPGA上重演。到底是什么问题?那就是布线延迟对于设计性能的主导作用。多年以来,登纳德缩放比例定律(Dennard scaling)增加了晶体管速度,同时摩尔定律的扩展增加了每平方毫米的晶体管密度。糟糕的是对于互联来说其效果正好相反。电线因摩尔定律扩展而变得更细更扁,但速度却变得更慢。最终,晶体管延迟降低到无足轻重的程度,而布线延迟却成为主导。随着FPGA密度的增加以及赛灵思UltraScale™ All Programmable器件进军ASIC级设计领域,相同的问题又出现了。UltraScale器件经过重新设计后能够克服这种问题,但解决方案却并不方便简单。以下来介绍一下解决方案的各个步骤。

    ASIC至FPGA原型的自动转换

    FPGA 架构与ASIC 完全不同。本文介绍了自动将ASIC 源文件转换成FPGA 的技巧,使您可以保留在两类设计环境中都可运行的单一文件组。了解更多 » 

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