GTX

基于Virtex6的高速串行数据采集与传输

作者:刘敏 西安电子科技大学 电子信息攻防对抗与仿真重点实验室

摘要: 随着现代工业科技飞速发展,某些特定的大容量数据系统要求有很高的采样频率及较高的通信效率。本文通过ADC12D800RF实现高速采样,并基于Xilinx Virtex6 FPGA的GTX高速串行接口实现可靠高速传输,从而满足大容量高速数据系统的要求。

引言
随着社会的发展,通信的频率和速度正在加快,许多复杂系统往往有大容量的信息交换,此时串行通信相较并行通信的优点就体现出来了,高速、实时、可靠,使得串行通信成为下一代数据通信的首选[1.2],而高效率的串行接口又使得转换器可以拥有更高的采样频率。

GTX是Xilinx公司的高速串行接口,ADC12D800RF是有较高采样速率的模/数转换器,本文介绍了ADC12D800RF的原理,数据的拼接转换及Virtex6 的GTX,并且实现了Virtex6与Virtex5之间的通信。

1ADC12D800RF

基于FPGA的SATAll协议物理层实现

摘 要 :SATA作为一种高速串行, 点对点传输的硬盘接口, 已取代了IDE 硬盘接口。 目前在硬盘中使用较为普遍的是 SATAII 和SATAIII, 其线速率分别达到了3Gbit•s -1和6 Gbit•s-1。文中对 SATAII 协议进行了全面的分析,并利用 Xilinx公司的ISE开发工具和 ML507干估板完成了协议的软 IP核编写与调试。 所用 FPGA 型号为XC5VFX70T, 利用其中硬核Rocket IO GTX 实现了高速链路的功能,并使用多级流水线技术进行并行设计以提高整体速度。

SATA作为一种高速串行链路已取代了 IDE作为 硬盘的标准接口。该高速差分链路使用吉比特传输和8B/10B 编码技术, 其相比于IDE、 PATA 接口具有传输 速度更高、 设备升级更简单和配置使用更便捷等优 势[1] 。 首先, 作为一种高速点对点的传输方式, SATA解决了直流偏置、 信号偏移、 码间干扰等问题, 并提高 了传输的带宽。 同时具备了更完善的查错和纠错能 力, 传输质量和传输可靠性得到了大幅提升。 其次,SATA接口相比于传统的并行接口具有更少的引脚数 目, 更利于PCB板级的设计、 装配和散热。 最终,SATA 总线还支持热捅拔并具有更低的功耗。SATA接口协 议具有层次化的结构[2-3] , 如图1 所示, 从下到上分别 是物理层、 数据链路层、 传输层和应用层。 其中物理层 负责低压差分信号的发送和接收, 并实现接口的初始 化过程和速率的自动协商。

在很多应用场景下,SERDES需要在不同的工作模式之间进行动态切换。例如,客户希望同一接口能够支持40GBASE-KR4和10G XAUI接口,并实现动态切换。

在动态切换过程中,需要对系统的时钟架构以及SERDES的配置进行动态修改。我们首先分析时钟结构。

图1 10G XAUI接口的时钟架构

图1 10G XAUI接口的时钟架构

问题:请问在数据8B/10B编码前进行加扰是否可以让8B/10B编码之后的数据近乎随机的? 

7系列GTX在CPRI下的应用

Kintex7系列的GTX,以其良好的性能和功耗表现,已经成为业界FPGA选型时的明星。由于其良好的DFE性能,它能提供高达12.5Gbps的过背板能力,能支持在插损高达30dB的信道上可靠传输。在众多的SERDES应用中,有些应用比较特别,那就是需要在实际运行过程中动态切换GTX的链路速率,如无线中的CRPI接口,需要同时支持9.8G,4.9G,2.4G等众多速率。那么,如何能做到可靠地进行速率切换呢?本文就此作为主题,希望能充分发挥GTX的优势。

7系列GTX的TX复位设计

Xilinx IO Specialist Antony Gu

前言
随着半导体技术,特别是FPGA的发展,单片芯片的处理能力越来越强。现在单片的处理能力都在1Tbit以上。而要处理这么多的数据,单靠原来的LVDS, LVPECL已经无法满足芯片接口吞吐量的要求。所以,如今越来越多的应用都用到高速SERDES。

背景
在V6 PCIE GEN1 X4应用中,客户发现PCIE概率性地不能建链。在检查PCIE状态机,发现状态机停留在CONFIG.POLLING状态下。

检查GTX的状态,每路都没有8B10B错。但是有一条LANE 的输出数据比其他LANE快了16字节。

V6 GTX的环回设置

XILINX公司Virtex6 系列FPGA的GTX具有丰富的环回功能,可以配置成不同的环回模式使数据流返回到发送端。环回功能最典型的应用是将发送端输出的特征码返回,用来测试数据通路的通信质量(结合IBERT可以对Transceiver进行误码率测试)。V6的GTX一共有四种不同的环回模式,详见下图示例:

问题:有关Virtex6 GTX- 应该在GTXTEST双重复位后对TXRESET进行断言专家答复当使用参考时钟生成 TXUSRCLK 和 TXUSRCLK2 时,TX 缓冲器会在进行 GTXTEST[1] 断言时出现溢出。这是预期的结果吗,有何规避措施?解决方案

问题:有关 Kintex-7 和 Virtex-7 FPGA GTX 通用 ES 收发器采用 RX_DFE_XYD_CFG 值的更新设计咨询专家答复:This Design Advisory contains information on attribute settings, issues, and work-arounds for Kintex-7 and Virtex-7 FPGA GTX Transceiver General Engineering Sample (ES) Silicon.解决方案 

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