动态重配置端口

赛灵思FPGA PLL 动态重配置技巧

Karl Kurbjun 和 Carl Ribbing 共同编著的本应用指南首先介绍了通过动态重配置端口 (DRP) 对Spartan-6 FPGA 锁相环(PLL) 的时钟输出频率、相移及占空比进行动态修改的方法。在阐述了内部DRP 控制寄存器的功能后,提供了一个通过状态机驱动DRP,确保寄存器能以正确序列实现控制的参考设计。

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