数字信号处理

作者:Sleibso,编译:csc57

TEWS科技的TXMC638型号24通道,16位,每通道5M样本/秒采样率的XMC卡将24个ADC通道 (采用凌力尔特LTC2323-16 模数转换芯片,采样率5Msps,逐次逼近型寄存器) 集成到可编程数据采集系统上,板卡上载有赛灵思的Kintex-7 FPGA(K160T,K325T或K410T)与1GB32位宽的板上DDR3 SDRAM芯片。除此之外,TXMC638还提供三个100欧姆交流耦合,宽输入电压范围的差分输入端子,所有的输入输出口和三个100欧姆的输入端子都连接在98个引脚的Samtec ERF8-049接插件端子。TXMC638上的FPGA已经装载了参考设计,用户除了可以使用赛灵思的USB编程器对FPGA编程,还可以通过板上的配置控制器(BCC)下载设计。对于在系统编程,FPGA通过串口SPI闪存配置,实时调试与读取可以通过JTAG口。对于PCIe标准,Xilinx Tandem配置可以用来配置FPGA, ”Tandem PROM“ 是推荐的方法集。XMC采集卡的框图如下:

IF/RF数据转换器中的数字信号处理

作者:Alex Zou ADI公司应用工程师

摘要
为了满足智能手机功能日益提高的数据需求,现代数字移动通信系统的基础设施必须持续发展以支持更宽的带宽和更快的数据转换。为实现高速的数据速率,数字转换器中的数字中频处理、包括DDC (数字下变频器)和DUC(数字上变频器)是其中主要的功能模块。这些数字功能可在DSP和FPGA中实现,某些大公司也会构建自己的数字中频处理ASIC。ADI公司正在将越来越多的此类数字中频处理模块集成到高速转换器IC中,从而大幅减轻设计工作,节省系统成本和功耗。本文探讨ADI公司IF和RF转换器中的集成DDC和DUC通道,并说明它们在实际应用中如何工作。

高速转换器是现代无线基站系统的关健功能之一。越来越多的此类转换器集成了复杂的数字信号处理模块,以便简化系统设计中的FPGA工作。转换器中的数字信号处理模块对系统设计非常有益,但这些益处尚未得到很多工程师的全面了解。希望本文能给数据转换器中的DDC和DUC功能做一个清楚的说明,使系统设计人员能充分利用ADI转换器给收发器架构带来的好处。注意:本文将聚焦于ADC和DAC中的数字处理模块;因此,某些描述中将发射机和接收机模块加以合并。请忽略可能引起混淆的信号流向。

声学照相机― 让我们的社区更安静

作者:钱世锷 NI信号处理资深架构师

近年来,随着人类对环境噪声的重视,世界各发达国家纷纷制定了民航机起飞和降落时的噪声标准。由于其优良的噪声指标,九十年代中期推出的波音777成了许多远程航线的首选。虽然1995年进入国际航空市场的波音777已经达到了所有设计目标,但是不久人们发现,在起飞和降落期间它时常会发出类似口哨的啸叫,啸叫的频率很快被测定为2000赫兹左右,然而波音公司的工程师却一直无法确定啸叫来自何处?飞行中除了巨大的发动机以外,飞机上其他各种部件的振动以及机身和空气的摩擦都会产生噪声,要将如此复杂的噪声源从一个高速飞行的物体中一一分解出来,困难是可想而知的。波音公司的工程师无奈地将这种啸叫称作“神秘的两千周”(“2000-hertz mystery tone”)。

多通道实时阵列信号处理系统的设计

作者:杨欣然,吴琼之,范秋香 来源:电子科技

摘要:以全数字化信号产生和数字波束形成处理为基础的数字化阵列雷达已成为当代相控阵雷达技术发展的一个重要趋势,本文针对现代数字化阵列雷达对多通道数据采集和实时处理的需求,设计了一种基于FPGA的多通道实时阵列信号处理系统。可完成对20通道的中频数据采集,实时波束合成和数据传输功能,实验结果表明系统工作稳定、性能良好,具有良好的信噪比和通道一致性。

基于SRIO的FPGA间数据交互系统设计与应用

作者:张德民,李 明,李 杨,邱智慧 重庆邮电大学移动通信技术重庆市重点实验室

摘要:基于时分长期演进(timedivision- longtermevolution,TD-LTE)射频一致性测试系统中数据交互的分析研究,为了很好地满足现场可编程门阵列(fieldprogrammablegatearray,FPGA)间的大容量数据交互,设计了一种高速的嵌入式技术串行高速输入输出口(serialrapidIO, SRIO),实现2块FPGA芯片间的互连,保证在TD-LTE系统中上行和下行数据处理的独立性和交互的便捷。基于Xilinx公司的Virtex-6系列XC6VLX475T芯片,给出了SRIO接口的整体性设计方案,经过ModelSim软件仿真,确定适合项目需要的数据交互的格式类型和事务类型,对接口代码进行综合、板级验证、联机调试等,在ChipScope软件上对比分析数据传输的正确性,通过测试模块统计比较发送和接收信号的误比特率, 确定了SRIO接口在高速数据传输的稳定性和可靠性,成功验证了SRIO接口在FPGA之间数据的互连互通,并将该方案作为一种新的总线技术应用于TD-LTE射频一致性测试仪系统开发中。

根据图7.32 所示SDF 的原理[7],以16 点基4 DIF FFT 为例,可得R4SDF 硬件架构,如图7.50 所示。图中BF4 表示基4 蝶形运算单元,执行的功能可表示为


图7.50 16 点R4SDF FFT 处理器运算单元架构

图7.50 16 点R4SDF FFT 处理器运算单元架构

采用硬件实现时,以12抽头FIR滤波器4插值为例,其硬件架构如图6.61所示,相应的时序如图6.62所示。采用SysGen设计时,如SysGen模型6-4所示。

图6.61  多相插值滤波器硬件架构

图6.61 多相插值滤波器硬件架构

图6.62  多相插值滤波器时序图

图6.62 多相插值滤波器时序图


函数sin(x) 和cos(x)根据式(5.16)展开并只取前两项可得

由此可得相应的硬件架构如图5.19 所示。与图5.12 相比,多了相位转换模块和Taylor 级数计算模块。相位转换模块的功能是完成相位累加器的输出到相位值的转换。事实上,相位累加器的输出是相位的索引。以 p 表示相位累加器的输出, pˆ 表示相位量化的输出,phase表示相位转换的结果,则三者的关系可表示为

在某些场合,系统的采样率较高或者滤波器阶数较高,在这种情况下,采用分布式逻辑资源的移位寄存器实现数据缓冲并不是最好的方法。此时,考虑采用Block RAM 模拟抽头延时链的行为实现数据缓冲则是十分可取的。为便于说明,本节以8 抽头FIR滤波器为例。

在讨论Non-Restoring 算法之前,我们先介绍一下传统的手工计算平方根的方法。为便于说明,以十进制数61458 为例,其平方根为247,余数为449,即。求解过程如图3.53 所示。这里以D 表示被开方数,Q 表示平方根, R 表示余数。

图3.53  手工计算平方根的过程

由图3.53 不难看出,求解过程可分为如下几步。

同步内容