KC705

深入浅出玩转Xilinx Vivado工具实战设计技巧

Xilinx采用先进的 EDA 技术和方法,提供了全新的工具套件Vivado,面向未来“All-Programmable”器件。Vivado开发套件提供全新构建的SoC 增强型、以IP和系统为中心的下一代开发环境,以解决系统级集成和实现的生产力瓶颈,可显著提高设计生产力和设计结果质量,使设计者更好、更快地创建系统, 而且所用的芯片更少。

为了能让工程师尽快掌握最新的开发工具Vivado,加速产品更新及上市进程,依元素科技推出为期2天的高级培训班。本课程将为经验丰富的 ISE® 软件用户提供更新知识,帮助他们使用 Vivado® Design Suite,同时也为Vivado初级用户进一步掌握实用技巧提供支持。了解相关数据库和静态时序分析 (STA) 机制,利用 Tcl 进行设计导航,创建 Xilinx 设计约束 (XDC) 、分析静态时序报告、如何实现时序收敛。学习如何为您的 FPGA 设计的 SDR、DDR、源同步和系统同步接口制定适当的时序约束;掌握Vivado调试流程,同时也将学习如何利用系统复位技术、同步电路技术、最优化HDL编码技术和时序收敛技术来提高设计性能和稳定性。培训中带有配套的实验和案例分析,通过理论与实践相结合,使学员能有效地掌握基于Vivado工具的设计流程及其设计技巧。

来自ADI公司和Xilinx公司的专家齐聚一堂,共同讲解JESD204B接口标准的重要性,同时介绍它在A/D转换器到FPGA设计中的作用。

视频: Xilinx@NAB: 在KC705上实现HEVC编码器

本视频演示了在 KC705 Kintex-7 评估套件上使用赛灵思 HDMI IP 核实现 HEVC 编码器的运行状况。

视频: Xilinx@NAB: SMPTE ST 2059 IP演示

本视频向您演示了即将发布的赛灵思 ST 2059 IP 核,目标平台采用 KC705 Kintex-7 评估套件。

Kintex_7 FPGA_KC705评估开发方案

Kintex_7FPGA_KC705评估开发方案 

XAPP742:AXI VDMA 参考设计

本文作者SATEESH REDDY JONNALAGADA 和VAMSI KRISHNA 详细介绍了如何通过利用赛灵思本地视频IP 核创建视频系统,以便在KINTEX-7FPGA 中处理可编程帧率和分辨率。适用于此类应用的内核包括AXI 视频直接存储器存取(VDMA)、视频时序控制器(VTC)、测试图形生成器(TPG)和DDR3 存储控制器。参考设计侧重于在运行中配置用于提供视频像素时钟的板载时钟发生器,以及用于运行所选的视频分辨率和帧率组合(系统设计人员使用的常见指标)的视频IP 模块。设计可显示每一种帧率和分辨率组合的系统级带宽利用率和视频时延。作者详细探讨了每一种视频IP 模块的配置,帮助设计人员有效地将此类IP 用于处理各类视频功能。本参考设计主要针对赛灵思KC705 评估板上的KINTEX-7 FPGA XC7K325TFFG900-1(修订版C)。

XAPP797:吞吐性能测量

这篇应用指南讨论了在 AXI Quad SPI IP核处于增强型Quad模式下,从SPI闪存中写入和读取1 MB数据时,SPI的带宽测量情况。

本技术文档介绍的测试使用带Numonyx SPI存储器的KC705开发板,在对软件实例文件进行少量修改后,可以在任意其他测试版上测试。

赛灵思Kintex-7 FPGA KC705评估开发板详解

Xilinx公司的7系列FPGA包括Artix-7,Kintex-7 和Virtex-7 三个系列。具有超高端连接带宽,逻辑容量和信号完整性,提供低成本,小型尺寸和大容量的要求严格的高性能应用。其中,Kintex-7 FPGA具有较高的性价比,其所组成的收发器从600Mbps到最高的6.6 Gbps ,达到28.05Gbps。主要用在航空电子、LED背光的平板电视和3D TV、LTE基带、手持超声设备、多模式无线电、Prosumer数码单反照相机和视频IP网关。

本演示展现了 Kintex-7 FPGA 连接 DDR3 存储器的接口功能。从演示中可以看出将高性能1600 Mbps DDR3 设计移植到硬件平台上是多么简单。有关示例目前已经发布。这些功能使用户能够快速启动 FPGA 设计中的 DDR3 部分,以加快整体产品上市进程。这里给出的参考设计是标准的 IP 核,可通过存储器接口生成器 (MIG) IP 核免费提供。该参考设计已导入 Kintex-7 KC705 平台。本演示还采用了 ChipScope™ 分析器软件来展示接口和 DDR3 控制器的功能。该软件可以测试并验证 DDR3 接口以 1600 Mbps 的速度在Kintex-7 FPGA 开发套件 KC705 板上的 FPGA 和 DDR3 64 位 SODIMM 之间运行时的接口功能。

视频: 赛灵思KC705评估套件功耗优势演示

赛灵思通过降低静态、动态和 I/O 功耗,并对工艺本身乃至 ISE® 设计套件工具等所有元素进行优化,使 28nm 工艺技术实现了前所未有的节电效果。赛灵思与其代工合作伙伴台积电共同开发出的 HPL(高性能/低功耗)工艺技术可应用于所有 7 系列 FPGA 和Zynq™ EPP 系列产品。HPL 工艺使赛灵思能够在不影响性能的前提下将 FPGA 的静态功耗降低到同类竞争产品的 一半。除了工艺创新外,赛灵思还在 I/O 中增加了动态关闭功能,可减少存储器接口的直流电流用电浪费。该演示说明了如何利用 ISE 工具的智能时钟和逻辑门控功能来降低动态功耗。该工具的这种简单开关能够利用局部和全局使能功能来断开不必要的切换以降低动态功耗,从而可以降低整体功耗。

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