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发射本振泄漏—零中频架构中令人烦恼的问题

作者:Dave Frizelle

简介

零中频架构有一些重要优势,但也有一些挑战需要克服。发射本振泄漏(以下简称为发射LOL)便是其中之一。未校正的发射LOL会在所需发射范围内产生无用发射,造成潜在的违反系统规范的风险。本文论述发射LOL的问题,并介绍在ADI的RadioVerse™ 收发器系列(包括AD9371;有关详情,请参见 ADI RadioVerse网站)中实现的可消除此问题的技术。如果可以将发射LOL降低到足够低的水平,使其不再导致系统或性能问题,也许人们就可以不必为LOL问题而烦恼!

什么是LOL?

RF混频器有两个输入端口和一个输出端口,如图1所示。理想混频器将产生一个输出,它是两个输入的乘积。就频率而言,该输出的频率应当是FIN + FLO以及FIN – FLO,不含其它项。如果任一输入不在驱动状态下,则不会有输出。

探索不同的SAR ADC 模拟输入架构

作者:Ryan Curran应用工程师,ADI公司

逐次逼近型模数转换器又称SAR ADC,是通用级模数转换器,可产生连续模拟波形的数字离散时间表示。它们通过电荷再分配过程完成这一任务;在此过程中,已知的定量电荷与ADC输入端获取的电荷量相比较。期间针对所有可能的数字代码(量化电平)执行二进制搜索,最终结果收敛至某一代码,使内部集成的比较器返回平衡状态。0和1的组合表示电路产生的决策序列,使系统回到均衡状态。

SAR ADC是通用、易用、完全异步的数据转换器。但是,决定特定应用使用哪种转换器时,仍需做出一些选择。本文具体讨论ADI SAR ADC产品组合提供的模拟输入信号类型。但应注意,尽管本文关注的是SAR ADC,输入类型通用于所有ADC架构。根据所考虑电路的信号源类型或总体目标,需要做出特定设计决策和权衡。最简单的解决方案是匹配ADC输入类型与信号源输出配置。不过,源信号可能需要改变信号类型的调理,或者存在成本、功率或面积考虑因素,影响模拟输入类型决策。我们来了解一下不同的可用模拟输入类型。

单端

九项常被忽略的ADC技术规格

作者:Brad Brannon,ADI公司系统应用工程师

内容提要:模数转换器(ADC)有很多规格;某些规格对于某个特定应用而言要比对于其他应用更重要。理解这些规格并控制影响ADC的外部器件将实现更佳的性能。

有如此之多的模数转换器(ADC)可供选择,我们总是很难弄清哪种ADC才最适合既定应用。数据手册往往会使问题变得更加复杂,许多技术规格都以无法预料的方式影响着性能。

选择转换器时,工程师通常只关注分辨率、信噪比(SNR)或者谐波。这些虽然很重要,但其他技术规格同样举足轻重。

分辨率
分辨率可能是最易被误解的技术规格,它表示输出位数,但不提供有用的性能数据。部分数据手册会列出有效位数(ENOB),它使用实际SNR测量来计算转换器的有效性。一种更加有用的转换器性能指标是以dBm/Hz或nV/Hz规定的噪声频谱密度(NSD)。NSD可以通过已知采样速率、输入范围、SNR和输入阻抗计算得出(dBm/Hz)。已知这些参数,便可选择一款转换器来匹配前端电路的模拟性能。这种选择ADC的方法比仅仅列出分辨率更有效。

作者:Bruce Petipas 应用工程师 ADI公司

在今天的数据采集系统(DAQ)中,我们需要更高的速度、更低的噪声和更优的总谐波失真 (THD)性能。实现这些性能改进通常需要更大的工作电流,而更大的工作电流则会产生更高的功耗。在设计中最大限度降低电流消耗和功耗是重中之重,如何权衡更高性能和更低功耗带来的竞争优势呢?小编今天给大家安利一种相对较新的概念——动态功耗调节(DPS)。

简单而言,DPS就是一个在需要时启用电子元件、在不需要时禁用电子元件的动态过程。图1所示为一个典型的基于SAR型ADC的数据采集子系统。

图1. 基于SAR型ADC的数据采集子系统的框图

图1. 基于SAR型ADC的数据采集子系统的框图

ADC时钟极性与启动时间

作者:Doug Ito ADI公司产品应用工程师

根据定义,高速模数转换器(ADC)是对模拟信号进行采样的器件,因此必定有采样时钟输入。某些使用ADC的系统设计师观测到,从初始施加采样时钟的时间算起,启动要比预期慢。出人意料的是,造成此延迟的原因常常是外部施加的ADC采样时钟的启动极性错误。

许多高速ADC的采样时钟输入具有如下特性:

  • 差分
  • 内部偏置到设定的输入共模电压(VCM)
  • 针对交流耦合时钟源而设计
  • 本讨论适用于时钟缓冲器具有上述特性的转换器

    差分ADC时钟输入缓冲器常常有一个设计好的切换阈值偏移。如果没有这种偏移,切换阈值将发生在0 V差分。如果无偏移的时钟缓冲器被解除驱动且交流耦合,则器件内部会将时钟输入(CLK+和CLK−)拉至共模电压。这种情况下,CLK+上的直流电压和CLK−上的电压将相同,意味着差分电压等于0 V。

    在理想世界里,若输入上无信号,则时钟缓冲器不会切换。但在现实世界里,电子系统中总是存在一些噪声。在输入切换阈值为0 V的假想情况中,输入上的任何噪声都会跨过时钟缓冲器的切换阈值,引发意外切换。

    IF/RF数据转换器中的数字信号处理

    作者:Alex Zou ADI公司应用工程师

    摘要
    为了满足智能手机功能日益提高的数据需求,现代数字移动通信系统的基础设施必须持续发展以支持更宽的带宽和更快的数据转换。为实现高速的数据速率,数字转换器中的数字中频处理、包括DDC (数字下变频器)和DUC(数字上变频器)是其中主要的功能模块。这些数字功能可在DSP和FPGA中实现,某些大公司也会构建自己的数字中频处理ASIC。ADI公司正在将越来越多的此类数字中频处理模块集成到高速转换器IC中,从而大幅减轻设计工作,节省系统成本和功耗。本文探讨ADI公司IF和RF转换器中的集成DDC和DUC通道,并说明它们在实际应用中如何工作。

    高速转换器是现代无线基站系统的关健功能之一。越来越多的此类转换器集成了复杂的数字信号处理模块,以便简化系统设计中的FPGA工作。转换器中的数字信号处理模块对系统设计非常有益,但这些益处尚未得到很多工程师的全面了解。希望本文能给数据转换器中的DDC和DUC功能做一个清楚的说明,使系统设计人员能充分利用ADI转换器给收发器架构带来的好处。注意:本文将聚焦于ADC和DAC中的数字处理模块;因此,某些描述中将发射机和接收机模块加以合并。请忽略可能引起混淆的信号流向。

    同步数据转换器阵列的采样时钟

    作者:Kazim Peker和Altug Oz ADI公司

    摘要
    在各种应用中(从通信基础设施到仪器仪表),对系统带宽和分辨率的更高要求促进了将多个数据转换器以阵列形式连接的需求。设计人员必须找到低噪声、高精度解决方案,才能为使用普通JESD204B串行数据转换器接口的大型数据转换器阵列提供时钟和同步。

    时钟生成器件包含抖动衰减功能、内部VCO以及各种输出和很多同步管理功能,现已问世,它能解决这个系统问题。然而,在很多实际应用中,数据转换器阵列所需的大量时钟已经超出了单个IC元件所能提供的极限。设计人员经常试图连接多个时钟生成和时钟分配元件,从而创建丰富的时钟树。

    本文提供一个关于如何构建灵活可编程时钟扩展网络的真实案例,它不仅具有出色的相位噪声/抖动性能,还可将所需的同步信息从时钟树的第一个器件传递至最后一个器件,同时提供确定性控制。

    简介

    采用RF DAC的多频段、多标准发射器设计

    作者:Assaf Toledano和Yi Zhang,ADI公司应用工程师

    简介
    无线通信网络正在迅猛发展。在多种空中标准共存的同时,消费者对数据服务需求的快速扩张呼唤更广的覆盖范围和更宽的带宽。不同的无线电技术以及不断增加的频率分配使控制网络和降低成本变得更为复杂。无线服务提供商正在寻求不仅能保护他们的现有投资,并且还能简化系统,以便未来网络升级和扩容的解决方案。

    为了满足这些需求,必须通过有效且相对廉价的方案来解决多频段、多标准无线电(MB-MSR)基站构建问题。支持基站设计变革的技术进步之一是新一代射频数模转换器(RF DAC),比如ADI公司的AD9129。本文将论述采用RF DAC设计MB-MSR发射器时需要考虑的主要方面。

    传统发射器架构
    图1(a)显示了一个广泛用于无线基站发射器设计的架构。同相(I)和正交(Q)输入数据经过数字调制,然后由DAC转换为一对中频(IF)I和Q输出信号。应当选择合适的IF,以便其数值足够高,使带通滤波器能够抑制调制镜像;而同时又足够低,使DAC能够保持良好的输出性能。该架构已成功应用于数代单频段无线电设计中。

    作者:Yi Zhang和Michele Viani,ADI公司高速转换器部门应用工程师

    简介
    无线通信网络正在迅猛发展。消费者对增强数据服务的需求日益增长,对带宽的使用率也在上升。新一代无线通信系统要求更高的数据吞吐速率、更低的功耗和更高的可靠性。这些要求通常互相冲突。为了满足这些要求需要有高采样速率、高信号带宽、高效率的数模转换器(DAC)解决方案。新一代高速DAC产品具有GSPS采样率和输入数据速率,可为多频段、多标准无线电基站提供多载波GSM兼容性能,同时能够降低系统的总功耗和散热密度。本文讨论高速转换器如何藉由更高的采样速率、更宽的数据带宽以及更低的功耗,来帮助系统设计人员推动无线通信系统的创新。

    高带宽对系统的挑战
    现代移动基站的发射带宽超过300 MHz并不是罕见现象。为了支持更宽数据带宽和数字预失真技术的要求,提升了对高速DAC产品的可用信号带宽和动态性能标准指标要求。为了实现更高的系统带宽,存在三方面挑战。

    作者:Umesh Jayamohan

    简介

    模数转换器(ADC)很久以来一直是通信接收机设计的基本器件。随着通信技术的不断发展,消费者要求更快的数据速率和更低的服务价格。提供这项技术的回程服务供应商面临着两难的处境。更高的数据速率意味着更多带宽,这也就表示更快的数据转换器,将模拟无线电波转换为数字处理。然而,更快的数据转换器(GSPS,或称每秒千兆采样转换器)——广为人知的有RF采样ADC——同样产生大量数据,而这些DSP芯片必须以高得多的速度进行处理。这无疑增加了无线电接收机的运营成本。

    解决方案是对组成RF采样ADC的硅芯片进行更优化设计。得益于硅芯片工艺的进步(感谢摩尔定律),定制型数字处理模块中的RF采样ADC在功耗和尺寸方面的效率相比现有FPGA要更高。使用这些数字信号处理模块还能获得更低的数据速率,从而可以使用成本更低的FPGA。这对于运营商来说是双赢的局面,因为他们可以使用这些GSPS ADC以高频率进行采样、使用内部数字下变频器(DDC)以所需速度处理数据,并以能实现的(低)数据速率将其发送至更为廉价的FPGA(或者现有的ASIC产品)进行进一步的基带处理。

    同步内容