Vivado

Vivado报告指定路径时序

Vivado运行Report Timing Summary时,只显示各个子项目最差的十条路径,很可能并不包含你最关心的路近,这个时候显示指定路径的时序报告就显得很重要了,下面就简单介绍一下Vivado下显示指定路径时序报告的流程。

1.打开布局布线后的结果

2.指定到工具下的时序报告

3.选择路径的起点和终点

Vivado常见问题集锦

作者:NingHeChuan(宁河川)

 对于电子工程师来说,很多电路设计仿真软件都是特别大的,安装下来一般都是上G,甚至几十G,而且win7的兼容性也是最好的,不愿意升级win10是因为麻烦,而且没有必要,对于很多的设计软件来说win10还没有完全兼容,而且还不停自动更新,时间很珍贵的,谁愿意浪费大把时间搞什么兼容性问题,而不是code or design。所以EE一般会把Wndows自动更新关闭。对于普通用户来说就无所谓了,用电脑写写报告,看看片子,跟着win10升级还能体验到很多新功能,完全不会被兼容性问题困扰。关闭Windows10自动更新的方法请自行百度。

七、Vivado在Win10上出现的BUG

  我的Vivado一段时间没用后,出现了问题,可能是我不小心把系统的那个文件弄丢了,出现了Vivado在运行Run RTL 分析会闪退,调用IP核和综合的时候会报错误,问题是我之前写的代码明明没问题,连最起码的流水灯都跑不下去。这个问题博主在Xilinx官网论坛上寻求了帮助,但是最终还是没能解决,重装了Vivado2016.4、2018.2、2017.3都是同样的问题无法解决,最后只能是系统的问题了,重装了系统后才解决了这个问题。

Xilinx Vivado 硬件诊断( ila和vio的使用)

作者:OpenS_Lee

1背景知识

在我们的FPGA设计项目中,硬件的诊断和校验可能会占去超过30%—40%的FPGA开发时间,FPGA的debug也是FPGA设计中重要的一环。掌握并灵活运用FPGA设计工具的debug功能也是加快FPGA设计的关键。

1.1 ILA(Integrated Logic Analyzer)

FPGA设计中的信号连接到ILA核的时钟和探针输入如图1。这些信号附加到探针输入,以设计速度采样,并使用片上块RAM(BRAM)存储。核参数指定探针的数量、跟踪样本深度和每个探针输入的宽度。使用与FPGA的JTAG接口连接的自动实例化调试核心集线器与ILA核进行通信。

图1 ILA Core

图1 ILA Core

按小时计费的 Vivado 许可证来了!

重磅消息

今天我们非常高兴宣布,Plunify 将与赛灵思在 Plunify Cloud 云平台上,合作推出按需供应的 Vivado 设计套装 HLx 版本软件的许可证!Plunify Cloud 云平台构建在世界上最大的云供应商 – 亚马逊网络服务 (Amazon Web Services)。

此次Plunify 和赛灵思的全新合作,会给您带来哪些全新云端体验呢?

按小时计费的 Vivado 许可证来了!

FPGA Expansion Pack 是一款 Vivado 插件,它可以让您直接在 Vivado 的界面上利用高性能的云服务器来编译设计。

Xilinx Vivado .coe文件生成

一、.COE格式文件生成

由于Quartus ii软件ROM用的是mif格式的文件,且可以用软件Guagle_wave生成正弦波、三角波、锯齿波。我们可以利用这个软件先生成数据,然后再将其转化为符合COE格式的文件。具体请参考以下步骤:

1. 先打开Guagle_wave软件;

2. 菜单栏-->查看-->全局参数设定(如下图所示):

3. 设定波形-->我们选择正弦波(如下图):

Vivado中通过AXI配置可调时钟输出

作者:kevinc

项目需要:实现一个可调的时钟,来探测实验对象的速率边界。范围1mhz-50mhz。

现在时钟的产生一般都是PLL(Phase Locked Loop)实现的。锁相环通常由鉴相器(PD)、环路滤波器(LF)和压控振荡器(VCO)三部分组成。模拟电路实现的APLL,频率可以做到很高,但是控制jitter等参数比较困难;现在的DPLL数字锁相环,可以很容易用fpga来实现。

在xilinx的IP catalog中找到Clocking Wizard,能实现高达800mhz的输出。勾选其中的Dynamic Reconfig后,还可以实现通过AXI-Lite接口控制参数来调整clock输出频率。

https://www.xilinx.com/support/documentation/ip_documentation/clk_wiz/v5...

https://www.xilinx.com/support/documentation/application_notes/xapp888_7...

第一部分:实现原理

关于Vivado几个参数的设置

有时候,我们希望从windows的命令行或命令控制台中启动或调用vivado设计套件的各个工具,同时也希望每次新建vivado工程时能自动帮我们指定相应的工程目录(而不是每次都要指定工程目录),这就需要我们稍微设置几个简单的参数,下面一一道来。

一、设置环境变量

通过设置vivado环境变量,使我们能够在命令行或命令控制台中启动vivado设计套件的各个工具,如图1所示。

图1  命令行或命令控制台启动vivado

图1 命令行或命令控制台启动vivado

Vivado常用综合选项的设置

-flatten_hierarchy
full:综合时将原始设计打平,只保留顶层层次,执行边界优化
none:综合时完全保留原始设计层次,不执行边界优化
rebuilt:综合时将原始设计打平,执行边界优化,综合后将网表文件按照原始层次显示,故与原始层次相似。

当-flatten_hierarchy为none时消耗的寄存器最多,建议其设定为默认值rebuilt。

-fsm_extraction
用于设定状态机的编码方式,默认值为auto。
-fsm_encoding
功能同上,优先级高于-fsm_extraction,但如果代码本身已经定义了编码方式,该设定将无效。
one-hot:任意状态只有一个比特位置一。

-keep_equivalent_registers
equivalent registers,等效寄存器,即共享输入数据的寄存器。
勾选时,等效寄存器不合并;
不勾选时,等效寄存器合并。
等效寄存器可以有效的降低扇出,可以通过综合属性keep避免其被合并。

-resource_sharing
其目的是对算术运算通过资源共享优化设计资源
auto
on
off

【PPT下载】Vivado专家系列:高速时序收敛的技巧

赛灵思“Vivado专家系列”研讨会将由来自赛灵思Vivado开发者及资深技术支持团队成员为您带来包括技术分享、设计方法学、设计技巧等内容,以帮助用户快速提高其基于FPGA 的设计效率。此次研讨会为该系列的第一期,旨在深入剖析Vivado高速时序收敛技术。另外我们还将总结高速设计面临的挑战,介绍设计分析、设计向导以及设计复杂性和拥塞的分析方法。

Vivado的静态时序和时序约束

静态时序
静态时序中,组成设计的元件分类成组合逻辑和时序逻辑两大类。
在vivado中,设计是否满足性能要求是由静态时序分析(Static Timing Analysis,STA)来校验和验证的,在静态时序分析STA中元件的功能并不重要,重要的是元件的性能。

在vivado中,静态时序引擎是基于基本元件,这意味着时序特征是为每个基本元件而作的。

设计中延时来自于以下因素:

  • FPGA的构图与设计的实现;
  • 元件构成的物理特性;
  • 元件的位置布局;
  • 器件工艺变化;
  • PVT环境因素。
  • 时序校验
    静态时序通道中需要考虑的两点是建立时间和保持时间的校验。

    1. 对于建立时间校验,是从一个时钟的上升沿到下一个时钟的上升沿,数据到达目的定时元件必须在下一时钟上升沿到达目的定时元件之前,依次检验所有的静态时序通道。

    2. 对于保持时钟校验,是从始终上升沿到相同时钟的上升沿,数据到达目的定时元件必须不能比相同时钟的上升沿到达目的定时元件早,依次检验所有的静态时序通道。

    同步内容