LVDS

LVDS高速ADC接口, Xilinx FPGA实现

LVDS

即Low-Voltage Differential Signaling。FPGA的selecteIO非常强大,支持各种IO接口标准,电压电流都可以配置。其接口速率可以达到几百M甚至上千M。使用lvds来接收高速ADC产生的数据会很方便。像ISERDES,IDDR,IDELAY,OSERDES,ODDR这种资源在FPGA的IOB中多得是(每个IO都对应有,最后具体介绍),根本不担心使用。最近刚在项目中用到,提供一个思路,具体的器件使用参考FPGA手册。

使用的AD芯片是ADI的AD9653,125M16bit高精度高速ADC,用到的采样速率是80M。其SPI配置会单独开一篇来讲,SPI配置里面有个大坑,本来以为调好了的,后来又发现了问题,调了三天才定位到问题在哪,这就是硬件的魅力(坑爹)所在了吧。这里主要介绍FPGA的接收部分。

接收ADC数据的时序图,

有几点需要注意:

LVDS协议及原理分析

LVDS是一种低摆幅的差分信号技术,它使得信号能在差分PCB 线对或平衡电缆上以几百Mbps的速率传输,其低压幅和低电流驱动输出实现了低噪声和低功耗。

IEEE 在两个标准中对LVDS 信号进行了定义。ANSI/TIA/E IA -644 中,推荐最大速率为655Mbps ,理论极限速率为1.923Gbps

一、LVDS组成

LVDS 信号传输一般由三部分组成:差分信号发送器,差分信号互联器,差分信号接收器。

差分信号发送器:将非平衡传输的TTL 信号转换成平衡传输的LVDS 信号。

差分信号接收器:将平衡传输的LVDS 信号转换成非平衡传输的TTL 信号。

差分信号互联器:包括联接线(电缆或者PCB 走线),终端匹配电阻。按照IEEE 规定 ,电阻为100 欧。我们通常选择为100 ,120 欧。

二、 LVDS信号电平特性 (电流驱动--电压接收--共模电压由0-2.4v直流偏置,典型为1.2v--差模电压:350mv由驱动电流提供-)

工业4.0/物联网引爆需求 隔离LVDS日趋重要

作者:Conal Watterson 新通讯 2016 年 9 月号 187 期《 技术前瞻 》

对处于严苛环境中的外部接口施予电流隔离,在安全性、功能性或是改善抗噪声能力方面而言是必要的。此包括了针对工业量测与控制所需数据搜集模块当中的模拟前端,以及处理节点之间的数字接口。

在过去,高达数Mbit/s的带宽已经足以应付转换器接口或是工业计算机背板,让光耦合器能够进行像是串行外围接口(SPI)或是RS-485通讯协议的隔离。数字隔离器已经改善了隔离接口的安全性、性能以及可靠度,并且提供整合式隔离与I/O。然而,工业4.0与物联网(IoT)这类的趋势需要以更高的速度与精密度进行更为普及的量测与控制,因而需要更广大的带宽。

电流隔离的需求也随之激增,因为有更多利用物理域进行的数字互动需要避免马达与电力系统、作业员、静电放电、以及像是雷击所造成之浪涌等外部因素所带来的影响。精密的量测可能也需要与噪声源—像是更为本地化的微型电力电路与高速数字处理等隔离。

如何用单个Xilinx FPGA芯片数字化数百个信号?

作者:William D. Richard,华盛顿大学圣路易斯分校副教授

 现如今,赛灵思 FPGA 上采用低电压差分信令 (LVDS) 输入,仅需一个电阻器和一个电容器就能实现模拟输入信号的数字化。由于数百组 LVDS 输入驻留在生成电流的赛灵思器件上,因此理论上可通过单个 FPGA 芯片实现数百模拟信号地数字化。

  我们的团队近期在为数字化 128 元件线性超声波阵列换能器信号研究选项时,发现了一个极具潜力的设计领域——可用 3.75MHz 中央频率配合 5 位分辨率对限带输入信号进行数字化。下面我们来看看该演示项目的详细情况。

  2009 年,赛灵思推出了一款 LogiCORE 软 IP 核,其外加一个外部比较器、一个电阻器和一个电容器即可实现能对频率高达 1.205 kHz 的输入进行数字化的模数转换器 (ADC)。若让 FPGA 的 LVDS 输入(而不是外部比较器)结合增量调制器 ADC 架构,仅需一个电阻器和一个电容器,就能对频率高得多的模拟输入信号进行数字化。

1、ADC 拓扑与试验平台

通过低电压差分信号(LVDS)传输高速信号

摘要:ANSI EIA/TIA-644标准定义的低电压差分信号(LVDS)非常适合包括时钟分配、点对点以及多点之间的信号传输。本文描述了使用LVDS将高速通讯信号分配到多个目的端的方法。

低电压差分信号(LVDS)非常适合时钟分配、一点到多点之间的信号传输。本文描述了使用LVDS将高速信号分配到多个目的端的方法。

在一个数字系统中,当各个子系统需要相同的参考时钟源协同工作时,时钟分配非常重要。例如,一个基站的数字信号处理单元(DSP),在大部分应用中,必须由射频处理单元同步。由锁相环(PLL)产生所需的本振频率,通过模/数转换器锁定到时钟中心频率上。同时,当应用系统中包含射频接收回路时,时钟(包括信号部分)必须尽可能降低传输过程中的电平辐射,使用较低的电平以避免干扰。

LVDS分离器简化高速信号分配

摘要:与ECL、PECL和CML等高速信号分配相关的标准相比,ANSI EIA/TIA-644的低电压差分信号(LVDS)标准具有低功耗、低噪声辐射等优势。本应用笔记对比了这些通信标准的特性,并讨论了LVDS标准的优势。

引言
随着微处理器、DSP和数字ASIC时钟频率的提高,背板信号的通信速率也在不断提高。较快的时钟速率使得基于TTL的单端信号的弱点越来越突出,主要表现在:功耗增大、抖动(导致误码)、高电平辐射、传输线效应(如阻抗失配和串扰)、电源去耦难度增大以及其它一些问题。尽管一般认为利用该技术速率能够保持在50MHz以上,但是,上述问题迫使设计人员寻求更为有效的解决方案。

提高所有总线和/或背板带宽的一个方法是增加总线宽度,但采用这种方法会增大PCB布局难度,而且需要引脚数非常多的连接器,导致系统成本提高、而且非常笨重。当距离超出几个厘米时,采用串行通信方式是解决上述问题的一个有效方案。高速数据通信系统,如3G基站、路由器、加载/卸载复用器及其它设备,采用串行通信方式能够获得很大收益。

采用低压差分信号(LVDS)替代TTL信号,能够降低背板通信的误码率、串扰和辐射。

Zynq高速串行CMOS接口的设计与实现

作者:hello,panda

现在CMOS传感器的分辨率越来越大,对应的,对数据传输接口的要求也越来越高。根据熊猫君有限的实现和调试经验,基本上遇到了:

①多通道HiSPi接口:主要是Aptina(现已经被安森美收购),常用的有1080P60的AR0331(3.1M),3664×2748P15的MT9J003,3984×2712P80(开窗输出最高可达1200fps)的AR1011等;

②多通道LVDS接口:主要有索尼系列和德国viimagic系列等,至少熊猫君用过的IMX172/IMX122/IMX185/IMX236和VII9222等都是LVDS输出;

③MIPI接口:多用于手机,一些监控用的CMOS如Sony IMX185、OV14810等也带;

④CCIR656:一般低分辨率的会带CCIR656接口,也有一些厂家的高分摄像头也带,比如OV14810;

⑤并行接口:较早设计的CMOS许多都是直接并口输出,比如Aptina的MT9M031、MT9J003都带有并口输出;

基于LVDS的超高速ADC数据接收设计

作者:胡晓芳 来源:电子技术2015年07期

摘要:超高速ADC通常采用LVDS电平传输数据,高采样率使输出数据速率很高,达到百兆至吉赫兹量级,如何正确接收高速LVDS数据成为一个难点。本文以ADS42LB69芯片的数据接收为例,从信号传输和数据解码两方面,详述了实现LVDS数据接收应该注意的问题及具体实现方法,并进行实验测试、验证了方法的正确性。

1 引言

作者:Thomas Neu 任职于德州仪器

JESD204B为业界标准序列通信链接,数据转换器与现场可编程门阵列(FPGA)、数字信号处理器(DSP)、特定应用集成电路(ASIC)等装置间的数字数据接口因此能化繁为简,这项标准减少装置间路由进而降低输入/输出及电路板面积需求,符合无线通信、量测、国防、航天等应用所需。

一般选择高速模拟数字转换器(ADC)时,ADC延迟高低大多并非重要设计因素或规格,最近新的JESD204B高速串行接口正迅速在全球普及,也逐渐成为数字接口首选,不过也因此为ADC延迟增加多个频率周期,故有些系统设计师仍继续沿用既有的低延迟接口,本文分析造成高速管线式ADC延迟的主因,并说明部分系统仍避免选用JESD204B的理由。

系统设计人员标示组件延迟时,通常以奈秒为单位,但管线式ADC延迟计算单位为频率周期,意指从ADC采样频率捕捉到输入讯号,至产生数字输出的时间差,采样率增加后,固定频率周期的绝对延迟奈秒数减少。

传输延迟(TPD)代表频率输入、频率输出与数据的缓冲延迟,一般未纳入延迟数据中,取决于缓冲使用量,以及个别缓冲击在不同制程、电压及温度下的延迟变化,故传输延迟属于变量,可能低于一个频率周期,也可能达到数个频率周期。

作者:Thet Wa. Hlaing - ST Kinetics

"借助FPGA技术和LabVIEW图形化系统设计方法,ST Kinetics开发了一种LVDS数据总线,用于实现多通道宽带射频系统处理子系统之间的大型射频数据共享。"- Wai Hlaing Thet, ST Kinetics

挑战:
需要具有高带宽和可靠性的数据总线来将原始RF数据或经处理的RF数据从一个处理子系统钟的FPGA传输到另一个子系统的FPGA上。

解决方案:
使用FlexRIO FPGA模块和LVDS数字接口模块部署解决方案。ST Kinetic设计和实现了LVDS数据总线来将射频数据实时、连续地从一个处理子系统传输到另一个子系统进行实时监测、分析和信号处理。

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