Spartan-3E 与Spartan-3A 延伸系列器件用于众多在速度高达666 Mbps 时需要7:1 串行化的应用中。本应用指南主要介绍在需要4 位或5 位传输数据总线位宽、操作速度高达每线666 Mbps、转发时钟为比特率的七分之一的应用中使用的Spartan-3E/3A 器件。此类接口通常用于平板显示器和汽车应用。

本应用指南描述了三种采用闪存式可编程只读存储器的FPGA配置方式：BPI Up 方式、BPI Down模式和SPI模式。作者Casey Cain 详述了在每种配置方式下，在闪存式可编程只读存储器中引导加载软件应用程序的分步过程。这一过程包括创建启动引导程序，编写软件应用程序文件代码，将系统配置写入闪存式可编程只读存储器中，以及设定在主板通电后FPGA所用的配置方式。提供的一个参考系统是针对Spartan-3E 1600E 开发板的，是为在SP3E1600E 主板上针对Intel StrataFlash parallel NOR闪存式只读存储器进行编程而配置的。实例软件应用程序对引导加载的过程作了举例说明。

信息安全的解决方案目前主要集中于采取单一的措施来保证信息的安全性，针对各种攻击手段，防范措施主要集中于信息加密技术、安全交换机技术、防火墙技术、认证技术，入侵检测技术等，这些技术从不同的方面对安全性提供了较好的保障，但各有缺点和不足，这将成为网络防护的软肋，因此，本文也尝试性地提出了一种集数据加密技术和访问控制策略于一体的信息安全解决方案。

用FPGA实现的嵌入式系统，均是在更大的芯片中嵌入的重复完成特定功能的计算系统，虽则是隐含嵌入，但实际上在各种常用的芯片中能够找到这些嵌入式系统。例如，消费类电子产品中的手机、寻呼机、数字相机、摄像机、录像机、个人数字助理等。

基于Xilinx SPARTAN-3E开发板的VGA实验代码，VHDL编写，非常适合初学者学习FPGA实现VGA控制。

近期在对XC3S1600E-FG400下载配置时遇到如下问题：
1.1600E和XCR3064CS48通过JTAG链路串在一起，TDI->3064->1600E-TDO，软件版本ISE10.1，下载电缆E-ELEMENTS PLATFORM CABLE USB，用IMPACT下载软件，可以找到两个器件，也能对3064正常下载，说明JTAG链路无误。
2.不能用1600E的bit文件或bin文件下载1600E（下载进度始终为0，未提示任何错误），STARTUP CLOCK设置CCLK和JTAG CLOCK均无效。
3.参照手册时序，用ARM9以从串或从并方式也不能下载成功（下载后期DONE不拉高，INIT也未拉低报错）。从串时，用ARM9的D0和写信号（写信号上沿对其D0中间）模拟DIN和CCLK时序，并且用LED指示了DIN数据的正确性，高位先写还是低位先写都不行。

请专家赐教。另：从串或从并方式应该用何种格式的文件?对PROG低和INIT低电平时间及时序有何特殊要求？在INIT拉高开始配置时，可以在正确数据前后多写一些无用的数据吗（因为手册要求多一些时钟）？

随着集成电路与工艺技术的发展，现在单芯片的处理能力越来越强，传统的加密算法DES已经被证明不太安全了，为此美国国家标准技术研究院（NIST）于2001 年11 月26 日发布了新的加密算法AES用来取代DES算法，并于2002年5月26日制定了新的高级加密标准（AES）规范。，如今AES加密算法已经在金融、电信等多方面获得了广泛的应用。本文基于Spartan-3E FPGA设计AES加解密模块，由于应用中数据吞吐量不大，所以主要的重点是尽量减少面积来实现设计。
一、算法简介
根据AES标准，加密过程主要包括四种操作，分别为字节代换、行移位、列混合和轮密钥加。字节替代是对State中每个字节进行的一个独立非线性变换，一般由查表得到。行移位就是State行进行不同的移位，第一行不移，第二行左移一个字节，第三行左移二个字节，第四行左移个三字节。列混合为有限域GF(28)上的多项式运算。轮密钥加就是数据和密钥的异或。
加密流程用伪码表示如下：
Cipher(byte in[4*Nb], byte out[4*Nb], word w[Nb*(Nr+1)])
begin
byte state[4,Nb]
state = in
AddRoundKey(state, w[0, Nb-1]) //轮密钥加
for round = 1 step 1 to Nr–1

作者：毋杰 康丙寅 王昭婧 黄克军 电子科技大学
来源:电子产品世界
利用软件实施加密算法已经成为实时安全通信系统的重要瓶颈。标准的商品化CPU和DSP无法跟上数据加密算法的计算速度要求。此外，CPU和DSP需要完成太多的其他任务。基于FPGA高度优化的可编程的硬件安全性解决方案提供了并行处理能力，并且可以达到所要求的加密处理性能基准[1].然而如果仅使用FPGA可编程VHDL来实现的话，系统就不够灵活，升级困难，况且实现起来有很大的难度，本系统以AES加密算法为例，使用Xilinx SPARTAN 3E为开发平台，以xilinx的嵌入式软核microblaze为主控制器，调用FPGA的硬件VHDL编程实现的AES加解密和控制CC2420来实现高速有效的数据通信。

1、FPGA器件选型的7个原则：器件供货渠道和开发工具的支持、器件的硬件资源、器件的电气接口标准、器件的速度等级、器件的稳定等级、器件的封装和器件的价格。

Spatan3e系列最高工作频率达333MHz，可用来设计PCI接口；支持SPI配置模式；逻辑门数相对较少，2M以下，相对成本较低；Spatan3e有ODDR2组件，而spatan3不支持。