CMOS

由于车载应用、机器视觉、人脸识别与安防监控的快速发展,以及越来越强大的手机拍照功能(译者注:例如双摄像头或三摄像头),全球CMOS图像传感器销售额屡创新高,市场调研机构IC Insights统计,2017年销售额为125亿美元,同比增长19%,预计2018年CMOS图像传感器销售额有望达到137亿美元,同比增长10%,将连续八年创历史记录。再向后看,该机构认为,一直到2022年,CMOS图像传感器都将保持出货量与销售额年年创新高的趋势。

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IC Insights在其最新报告中指出,CMOS图像传感器应用范围不断拓展,新兴应用持续涌现,一直在蚕食CCD(电荷耦合器件)的市场份额。由于智能手机市场日趋成熟,2016年CMOS图像传感器增长仅有6%,但非手机应用市场飙升,导致CMOS传感器市场在2017年同比大增19%,对比一下,CCD就异常惨淡,2016年尚增长5%,但2017年竟然下跌2%,销售额为16亿美元。

FPGA中的I/O电平研究

FPGA的I/O可以配置成匹配各种标准的电平,为此需要来梳理一下常用的电平标准(一些概念来源于网络)。

一 TTL

TTL 集成电路的主要型式为晶体管-晶体管逻辑门(transistor-transistor logic gate),TTL 大部分都采用 5V 电源。

1.输出高电平 Uoh 和输出低电平 Uol
Uoh≥2.4V,Uol≤0.4V

2.输入高电平和输入低电平
Uih≥2.0V,Uil≤0.8V

二.CMOS
CMOS 电路是电压控制器件,输入电阻极大,对于干扰信号十分敏感,因此不用的输入端不应开路,接到地或者电源上。CMOS 电路的优点是噪声容限较宽,静态功耗很小。

1.输出高电平 Uoh 和输出低电平 Uol
Uoh≈VCC,Uol≈GND

2.输入高电平 Uoh 和输入低电平 Uol
Uih≥0.7VCC,Uil≤0.2VCC (VCC 为电源电压,GND 为地)

高速转换器应用指南:数字数据输出

作者:Jonathan Harris,ADI公司产品应用工程师

设计人员有各种模数转换器(ADC)可以选择,数字数据输出类型是选择过程中需要考虑的一项重要参数。目前,高速转换器三种最常用的数字输出是互补金属氧化物半导体(CMOS)、低压差分信号(LVDS)和电流模式逻辑(CML)。ADC中每种数字输出类型都各有优劣,设计人员应根据特定应用仔细考虑。这些因素取决于ADC的采样速率和分辨率、输出数据速率、系统设计的电源要求,以及其他因素。本文将讨论每种输出类型的电气规格,及其适合特定应用的具体特点。我们将从物理实现、效率以及最适合每种类型的应用这些方面来对比这些不同类型的输出。

高速CMOS输入DAC中的建立和保持时间测量

作者:Steve Reine

为实现高速DAC的最佳性能,必须满足一定的建立和保持时间要求。在200 MSPS至250 MSPS的时钟速率下,FPGA/ASIC/DAC的全部时序预算并不是一件小事。客户若要完成时序验证,必须清楚列出并明确定义数据手册中的时序规格。

如果建立和保持时间要求得到满足,则时钟边沿到达锁存器时,DAC内部锁存器中的数据就能稳定下来。如果到达锁存时钟边沿时数据处于转换过程中,则被锁存的数据将是不确定的,因而会提高DAC模拟输出的噪底。对于AD9777或AD9786等DAC,十分之几纳秒的误差就会严重影响DAC噪底。图1、图2和图3显示三种情况下AD9786时钟输入/输出和数据信号的示波器测量结果:建立时间要求恰好得到满足时、偏离0.1 ns时和偏离0.5 ns时。这种情况下,AD9786处于主机模式,采用1倍插值,因此输入采样速率与DAC输出采样速率相同。注意,从图1可看出,在这些条件下该DAC的建立时间为–0.7 ns。建立时间为负值的原因是阻挡窗口完全偏向时钟锁存(本例中为下降)边沿的右侧。三幅图中的虚线表示时钟边沿的中部,实线表示数据转换的中部。

Spartan®-6 FPGA 配置用户指南

Spartan®-6 FPGA 采用 CMOS 配置锁存(CCL)来实现布线和逻辑单元之间的可配置互联。Spartan-6 FPGA 是易失性器件 - 电源移除时,不能保留原有配置。为了配置 Spartan-6 FPGA,每一次上电您都必须重新初始化 FPGA 内部的 CCL。应用不同,Spartan-6 FPGA 的加电配置也不同。本用户手册详细介绍了Spartan®-6 FPGA 配置方法。

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