带宽

工作中我们经常碰到这几个概念,由于这几个概念意思很接近,给我们带来很大的困惑,有时还把他们搞混,今天我们就来谈谈这几个概念,希望对大家理解他们能有所帮助。

在讲述这几个概念之前,我们先看看信号一般是如何在信道上传输的。

如上图所述,虽然我们只想传输bit0~bit7,但由于通信机制的限制,我们必须在bit0之前加上start bit,在bit7之后加上stop bit,以及其他冗余部分。以上图来做参考,我们看看上述概念都是如何定义的。

波特率(Baud or Baud rate),单位bps (bits per second)或者baud本身就是单位,即1baud = 1bps,波特率就是图中的t1,表示一秒钟最多可以传输多少个符号(码元)。

Symbol rate(符号速率,或者传码率,或者码元传输速率),单位sps(symbol per second),symbol rate就等于波特率,即符号速率(传码率)也对应图中的t1。

Ka频段需要更多带宽?这里有三个选项

随着全球连接需求的增长,许多卫星通信(satcom)系统日益采用Ka频段,对数据速率的要求也水涨船高。目前,高性能信号链已经能支持数千兆瞬时带宽,一个系统中可能有成百上千个收发器,超高吞吐量数据速率已经成为现实。

另外,许多系统已经开始从机械定位型静态抛物线天线转向有源相控阵天线。在增强的技术和更高集成度的推动下,元件尺寸得以大幅减小,已能满足Ka频段的需求。通过在沿干扰信号方向的天线方向图中形成零位,相控阵技术还能提高降干扰性能。

下面将简要描述现有收发器架构中存在的一些折衷选项,以及不同类型的架构在不同类型的系统中的适用性。本分析将分解介绍卫星系统的部分关键技术规格,以及如何从这些系统级技术规格获得收发器信号链层各组件的规格。

从系统级分析向下分解技术规格
从宏观层面来看,卫星通信系统需要维持一定的载噪比(CNR),此为链路预算计算的结果。维持该CNR可以保证一定的误码率(BER)。需要的CNR取决于多种因素,如纠错、信息编码、带宽和调制类型。确定CNR要求之后,就可以依据高层系统要求向下分解得到各个接收器与发射器的技术规格。一般地,首先得到的是收发器的增益-系统噪声温度(G/T)品质因数和发射器的有效全向辐射功率(EIRP)。

终结高速转换器带宽术语

作者:Rob Reeder

有很多令人困惑的规格都与转换器带宽有关。为了在新的设计中选用适当的转换器,我应当使用什么带宽术语呢?

开始一个新设计时,需要决定的首要参数就是带宽。带宽为设计指明方向,引导设计人员开辟通往成功之路。本质上有三类前端可供选择:基带型、带通或超奈奎斯特型(有时也称为窄带或子采样型——基本上不会用到第1奈奎斯特区)以及宽带型,如图1所示。前端的选用取决于具体应用。

图1. 基带、带通与宽带,FSAMPLE = 200 MSPS。

图1. 基带、带通与宽带,FSAMPLE = 200 MSPS。

Virtex UltraScale+ HBM FPGA:革命性提升存储器的性能

作者 :Mike Wissolik、Darren Zacher、Anthony Torza 和 Brandon Day

数据中心、有线应用及其它带宽密集型应用所需的性能,远远高于传统的 DRAM 技术。和市场上已有的存储器相比,HBM 存储器在性能、功耗和尺寸上,能为系统架构师和 FPGA 设计人员带来前所未有的优势。

摘要
在过去的十年里,电子系统在计算带宽上呈现出指数级的增长。计算带宽的大幅提升,也显著提高了存储带宽要求,以满足计算需求。这类系统的设计人员经常发现市场上的并行存储器(例如 DDR4)再也无法满足应用的带宽需求。赛灵思支持高带宽存储器 (HBM) 的 FPGA 能够以最低的功耗、尺寸和系统成本提供高带宽,显然能够轻松应对这类挑战。在设计这款 FPGA 的过程中,赛灵思与其他领先半导体厂商一样,选择了业界唯一经过证明的堆叠硅片互联技术(即台积电 (TSMC) 的 CoWoS 集成工艺)。这篇白皮书将介绍赛灵思 Virtex®UltraScale+ ™ HBM 器件如何满足大幅提升的系统存储带宽需求,同时保持功耗、尺寸和成本在限定范围内。

采集模拟信号:带宽、奈奎斯特定理和混叠

了解采集模拟信号的基础知识,包含带宽、幅值误差、上升时间、采样率、奈奎斯特定理、混叠与分辨率等。 本教程是仪器基础教程系列的一部分。

1. 什么是数字化仪?
科学家和工程师常用数字化仪采集真实世界中的模拟数据,并将其转换为数字信号用于分析。 数字化仪是指任何用于将模拟信号转换为数字信号的设备。 手机是最常见的一种数字化仪,可将声音(模拟信号)转换为数字信号并将其发送至另一部手机。 但在测试测量应用中,数字化仪通常指示波器或数字万用表(DMM)。 本文主要介绍示波器,但大部分内容也适用于其他数字化仪。

无论哪种类型,数字化仪对于系统精确地重构波形都至关重要。 要确保为应用选择正确的示波器,需考虑示波器带宽、采样率以及分辨率。

2. 带宽
示波器前端包含两个部分:模拟输入路径和模数转换器(ADC)。 模拟输入路径衰减、放大、过滤和/或耦合信号对其进行优化,为ADC数字化做准备。 ADC对调理的信号进行采样,并将模拟输入信号转换为表示模拟输入波形的数字值。 输入路径的频率响应会引起幅值和相位信息的固有损耗。

Xilinx DDR3控制器接口带宽利用率测试 (四-五)

五.相同Bank同一行读写切换测试

描述:在此项测试中,发起四次读写访问,其中读写操作分别间隔开,四次读写操作访问的地址都是同一个,由此观察读写切换引入的带宽开销。由图可见,在执行完一次读/写操作后,即使下一次写/读操作的地址不变,也不能立即执行下一个命令,必须等待一段时间。经测量,发现在连续的读写切换过程中,一组读写操作所需总时间为8000ps+23508ps+8000ps+40492ps=80ns,其中有效时间为16ns,带宽利用率为20%。

图6 相同Bank同一行读写切换时序图

Xilinx DDR3控制器接口带宽利用率测试(三)

三.8Bank依次访问测试

描述:在此项测试中,每个Bank只访问一次,接着依次访问其它Bank。DDR3有限制在一定时间内可以输入的Bank打开指令个数,即在一定时间内只允许输入最多4个Bank打开命令。同时,连续两个不同Bank的行打开命令之间也有间隙要求。从整体效果上看,只要满足两个Bank之间行打开命令的间隙,就能满足在一定时间内只打开4个Bank的限制。这些限制本身只要调度合理的话,并不会到来带宽损耗。但由于Xilinx的DDR3控制器实现方面的原因,这种限制几乎被放大了一倍,DDR3控制器每次最多只能打开4个Bank ,然后必然先关闭已打开Bank,然后再打开新的Bank。由此带来的带宽开销也是惊人的。这种模式下,在一组写操作占用的时间内,有效时间长度为32ns,无效时间长度是48ns,带宽利用率为32/80=40%。

Xilinx DDR3控制器接口带宽利用率测试(二)

一.单Bank多行切换测试:
描述:单Bank内行切换时,每次打开一个Row,进行一次写操作以后,必须重新打开另外一个Row,才能进行该Row的写操作。两个Row打开操作有时间间隙要求,打开Row到写操作也有时间间隙要求。因此导致单Bank内行切换时,带宽利用率极低。图中每个写操作中8个数据有效,后8个数据无效。因此,在一个写操作所占用的时间内,有效时间仅有8ns,无效时间为60ns,导致总的带宽利用率仅为8/68=11.8%。

Xilinx DDR3控制器接口带宽利用率测试(一)

前言:
对于DDR3的使用,相信大家都不会陌生。由于高带宽、大容量、廉价的特点,DDR3(颗粒或DIMM)常应用于存储数据、建立表项等场合。但是,在我们的应用中DDR3的接口带宽(即接口速率)利用率有多高呢?这是个棘手的问题,至少在此次测试之前博主本人是没有一个明确的答案的。如果不考虑开销,单纯从时钟和数据位宽的角度看,一个工作时钟为533M,数据总线位宽为64bits的DIMM,由于接口是DDR(Double Data Rate,双倍数据速率),那么这样一个DIMM的理论最大带宽为8.528GB/s。但是,DDR3的读写共用同一组数据总线,同时DDR3内部是以BANK/行/列的形式组织起来的,一个DDR3包含若干个BANK(4/8个),一个BANK包含若干行,一行包括若干列。读写切换、同BANK不同行间切换都需要比较长的切换时间,同时不同指令之间也有各种时间间隙要求。根据应用模式的不同,DDR3的接口带宽利用率差异非常大。

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