USB2.0

本文介绍在 Vivado 2016.4 - 2017.2 工具中,在 PetaLinux 和独立操作系统下如何使用 MPSoC 器件运行 USB2.0 标准接口。

使用 Zynq UltraScale+ MPSoC,该 USB 接口就有两个 USB 2.0/3.0 控制器(USB0 和 USB1)。

USB0 和 USB1 都可以在 USB 2.0 中工作,无需使用 USB 3.0 外部 PHY 硬件,也无需在 SoC 处理器配置向导 (PCW) 中更新内部 GTR 设置。

启动 USB 2.0 标准接口,不强制 Vivado 软件启用 USB 3.0 处理器配置向导 (PCW) IP 设置。

这就意味着如果 USB0/1 接口没有使用物理 USB 3.0 接口,就可以禁用 GTR。

在 Vivado 2016.4、2017.1 和 2017.2 版本中,在处理器配置向导 (PCW) IP 设置中禁用或不从 PCW GUI 中选择 USB3.0 GTR 时,USB2.0 就不起作用。

这个问题与 Vivado 软件针对 USB3.0 和 USB2.0 禁用 PIPE3 时钟并将硬件设计 (HDF) 导出至 SDK 软件有关。

这是一个 Vivado 软件设置问题,在 2017.3 版 Vivado 软件中已修复。

利用 Artix-7 FPGA 设计高性能 USB 器件

作者:Tom Myers 高级硬件工程师,Anritsu 公司 tom.myers@anritsu.com

低功耗的赛灵思 FPGA 系列使总线供电的 USB 器件设计垂手可得

凭借在市场中数十亿的端口数量,通用串行总线 (USB) 成为实现主机与外设之间千兆位以下连接的首选接口。不过,由于 USB 规范有着严格的浪涌电流和稳态工作电流限值要求,因此由总线供电的器件应用经常忽视FPGA,而是更愿意采用性能和灵活性都不及 FPGA 的微控制器解决方案。

随着赛灵思低功耗系列器件中最新成员Artix-7 的问世,这种情况将不复存在。通过严加注意系统级功率转换效率和排序,并使用 Vivado Design Suite 中的功耗估算和优化工具,设计人员能够克服这些挑战性限制,从而实现高性能、紧密集成的并由总线供电的定制器件。

本应用指南对采用AXI接口的赛灵思USB 2.0高速器件在进行批量和等时事务处理时的性能进行了测量。生成的测试系统基于Kintex-7 FPGA器件。使用两个独立的主机驱动器测量批量事务和等时事务处理性能。本文作者Ravi Kiran Boddu和Dinesh Kumar介绍了如何开发一个针对批量事务处理和等时事务处理的USB系统及相应的ELF文件。

基于USB2.0接口的FPGA数字滤波器设计研究

研究了FPGA 数字滤波器设计问题。为解决PC 与FPAG 的高速数据传输,通过USB 实现了PC 和FPGA 的通信。文章编写了USB 固件程序和应用程序;利用从属FIFO 方式,实现了数据的快速读写。测试结果表明,利用FPGA 控制USB 器件可实现高速数据传输,传输数据可靠性高。

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