仿真

【视频】在 Vivado 中使用 Synopsys VCS 运行仿真

了解如何在 Vivado 中使用 Synopsys VCS simulator 运行仿真。我们将演示如何编译仿真库、为 IP 或整个项目生成仿真脚本,然后运行仿真。

Modelsim仿真技巧

作者:肖佳 ,诺瓦科技 FPGA算法实现实验室

1 利用.do脚本建立仿真环境
1.1 要用到的仿真代码介绍
.do脚本实际为TCL脚本,其使用的语法自然就是TCL语法了。有兴趣的可以自学下TCL脚本语言。
现假设我们已经完成了代码的编写,即.v文件已经编写完成,开始进行功能仿真。
将要演示的代码的组织结构如图 11所示。
目录 说明
Code/Sim 存放仿真相关的文件
Code/Src 存放设计源文件,其子文件夹为各模块分类
Code/Sim/do 存放仿真用的.do文件
Code/Sim/Doc 存放用于仿真的输入数据,此例为图片数据
Code/Sim/tb_src 存放testbench文件

图 11 代码的组织结构

图 11 代码的组织结构

Modelsim中使用TCL脚本编写do文件实现自动化仿真

作者:NingHeChuan(宁河川)

通常我们使用Modelsim进行仿真,是通过图形界面点点点来进行操作,殊不知Modelsim完美支持TCL脚本语言及批处理命令do文件。简单来说就是从你修改完代码后到你重新编译把需要的信号拉出来查看,现在只需要一个动作即可完成。大大提高了工作效率,博主之前也是点点点了好久,最后发现有这么好的仿真技巧,真是相见恨晚。

下面列举一些常见的TCL脚本命令
Run do文件的一些常用命令

#打开现有工程

project open C:/Users/jayash/Desktop/sim/ImageProcess

#新建一个库

vlib my_lib

#将其映射到work

vmap my_lib work

#删除制定库

vmap -del my_lib

#添加指定设计文件

project addfile src/Verilog/test.v

#编译工程内所有文件

project compileall

#编译指定verilog文件

vlog src/Verilog/test.v

#编译指定的vhdl文件,同时检查可综合性

基于 FPAG Xilinx Vivado 仿真模式介绍

本文介绍一下xilinx的开发软件 vivado 的仿真模式, vivado的仿真暂分为五种仿真模式。
分别为:
1. run behavioral simulation-----行为级仿真,行为级别的仿真通常也说功能仿真。
2. post-synthesis function simulation-----综合后的功能仿真。
3. post-synthesis timing simulation-----综合后带时序信息的仿真,综合后带时序信息的仿真比较接近于真实的时序。
4. post-implementation function simulation-----布线后的功能仿真。
5. post-implementation timing simulation-----(布局布线后的仿真) 执行后的时序仿真,该仿真时最接近真实的时序波形。

下面小编来详细介绍一下不同仿真模式的区别。
数字电路设计中一般包括3个大的阶段:源代码输入、综合和实现,而电路仿真的切入点也基本与这些阶段相吻合,根据适用的设计阶段的不同仿真可以分为RTL行为级仿真、综合后门级功能仿真和时序仿真。这种仿真轮廓的模型不仅适合FPGA/CPLD设计,同样适合IC设计。

一、RTL行为级仿真

本人需要利用Vivado软件中的DDS核生成一个正弦信号。由于后期还要生成线性调频信号,如果直接编写代码生成比特流文件下载到板子上进行验证会使工作的效率大大下降,所有想利用Vivado软件功能仿真,这样可以极大的提高效率。Vivado软件自带仿真功能,不需要对IP核进行特别的处理,所以很方便。

DDS核的基本原理,看以下一个链接: https://www.xilinx.com/support/documentation/ip_documentation/dds_compil...

此处对DDS核的配置如下:DDS核命名DDS_Signal


视频:在 Vivado 中使用 Cadence IES 运行仿真

了解如何在 Vivado 中使用 Cadence Incisive Enterprise (IES) simulator 运行仿真。我们将演示如何编译仿真库、为 IP 或整个项目生成仿真脚本,然后运行仿真。

视频:在 Vivado 中使用 Mentor Questa 进行仿真

了解如何使用 Vivado 设计套件编译仿真库以及如何使用 Mentor Questa 高级仿真器进行设计仿真。

了解如何使用 Zynq 7000 VIP 高效验证使用 Zynq 7000 处理系统的设计。本视频将向您介绍如何使用实例项目进行配置和仿真。

Vivado中几种仿真【转载】

关于BSP——BSP全称board support package,一般翻译为板级支持包,它主要是在系统上电后进行一些基本的初始化,BSP一般是和特定的硬件平台以及操作系统相关的。在大多数情况下,BSP里面会包含大部分的驱动程序。

关于Standalone OS——我们刚才的这个例子是运行在裸机下的,也就是没有操作系统的。此时这个tandalone OS就充当了一个“操作系统”,它实质是一个简单的低级软件层。他主要是提供一些访问处理器特性的接口,比如caches、中断、异常、基本输入输出、系统配置等。它是单线程的。

在vivado里面一共有五种仿真:

行为仿真:run behavioral simulation:在FPGA中没什么意义

run post-synthesis function simulation

run post-synthesis timing simulation : 综合后的时序波形 意义相对真实度中等

run post-implementation function simulation

run post-implementation timing simulation :(布局布线后的仿真) 执行后的时序仿真 最接近真实的波形

(布局布线后仿真加入了延迟这要比综合后的时序更加接近真实的情况)

了解如何使用 Xilinx AXI 验证 IP 高效验证和调试 AXI 接口。该视频不仅介绍其使用优势,而且还将介绍如何使用实例设计进行仿真。

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