5.1.1 可配置逻辑模块（CLB）

CLB是实现时序电路和组合电路的主要逻辑资源。

Virtex-6每个CLB模块里包含2个SLICE，每个CLB通过交换矩阵与外部通用逻辑阵列相连，如图5-2和图5-3所示。CLB中的两个SLICE之间没有直接连接。

本用户手册描述了Spartan®-6 FPGA可配置逻辑块信息（ configurable logic blocks (CLBs).），通常，逻辑综合软件在无需系统设计师介入的情况下分配CLB资源，这样做的好处是设计师不用理解CLB的细节信息，包括查找表（LUT）的容量大小，以及物理路径、正反器的数目和可用的低效率移位寄存器，本手册描述了以上详细信息以及CLB的其他功能。

每个模块的功能如下：
1． 可编程输入输出单元(IOB)
可编程输入/ 输出单元简称I/O 单元，是芯片与外界电路的接口部分，完成不同电气特性下对输入/ 输出信号的驱动与匹配要求，其示意结构如图2-4 所示。FPGA 内的I/O 按组分类，每组都能够独立地支持不同的I/O标准。通过软件的灵活配置，可适配不同的电气标准与I/O 物理特性，可以调整驱动电流的大小，可以改变上、下拉电阻。目前，I/O 口的频率也越来越高，一些高端的FPGA 通过DDR 寄存器技术可以支持高达2Gbps 的数据速率。