virtex

Virtex系列FPGA芯片的数据流结构

摘要:Virtex 型FPGA 芯片是Xilinx 公司芯片系列中的一种,Virtex 系列的数据流及配置逻辑与XC4000 的数据流及配置逻辑有显著不同,但却与Xilinx 的FPGA 家族保持了很大的兼容性。
这里详细介绍了Virtex 系列FPGA 芯片的数据流大小及结构。

1 引言
Virtex 支持一些新的非常强大的配置模式,包括部分重新配置,这种配置机制被设计到高级应用中,以便通过芯片的配置接口能够访问及操作片内数据。但想要配置芯片,对它的数据流结构的了解是必不可少的。在这里对Virtex 系列的数据流结构进行了一个概述,讲述每一个bit 在数据流中的位置,这对访问及改变片内数据是很重要的。

基于Virtex Ⅱ- PRO高速数据采集系统设计

当前, 越来越多的通信系统工作在很宽的频带上, 对于保密和抗干扰有很高要求的无线军用通信更是如此。随着信号处理器件的处理速度越来越快,数据采样的速率也变得越来越高。在军事电子信息领域, 要求处理的频带要尽可能的宽、动态范围要尽可能的大, 以便得到更宽的频率搜索范围, 获取更多的信息量。因此, 通信系统对信号处理前端的A/D采样电路提出了更高的要求, 即希望A/D 转换速度快而采样精度高, 以便满足系统处理的要求。

FPGA动态局部可重构中基于TBUF总线宏设计

FPGA动态局部可重构技术是指允许可重构的器件或系统的一部分进行重新配置,配置过程中其余部分的工作不受影响。动态局部可重构缩短了重构的时间,减少了系统重构的开销,提高了系统的运行效率。局部动态可重构技术中通常将系统划分为固定模块和可重构模块。可重构模块与其他模块之间的通信(包括可重构模块和固定模块之间、可重构模块和可重构模块之间)都是由总线宏实现的。

用模块化设计方法实现FPGA动态部分重构

随着可编程技术的不断发展,FPGA被广泛应用于电子设计的各个领域。新的设计思想和设计方法也被不断的提出和应用,如FPGA的动态部分重构技术。所谓 动态重构是指对于时序变化的数字逻辑系统,其时序逻辑的发生,不是通过调用芯片内不同区域不同逻辑资源的组合来实现,而是通过对具有专门缓存逻辑资源的 FPGA,进行局部和全局芯片逻辑的动态重构而快速实现。动态可重构FPGA器件在编程结构上应具有专门的特征,其内部逻辑块和内连线的改变可以通过读取 不同的配置比特流文件来实现逻辑重建。动态部分重构是指重新配置FPGA的部分区域,重构过程中,FPGA其余部分的工作状态不受影响。此方式减小了重构 范围和单元数目,从而大大缩短了FPGA的重构时间。

建立交叉编译环境

  1. 下载Crosstoolcrosstool-在网上可以很容易找到,http://kegel.com/crosstool/crosstool-0.43.tar.gz#tar zxvf crosstool-0.43.tar.gz#cd crosstool-0.43#vim demo-powerpc-405.sh      修改脚本

通过EDK创建XPS工程主要是产生配置FPGA的bitstream 文件和对应内核的BSP(Board Support Package)文件。1.Base System Builder wizarda.进入EDK,首先可以看到就是下面的窗口,选中Base System Builder wizard,点击OKimage                                           图1.基本系统建立对话框

用了virtex4器件,采用jtag下载,边界扫描方式,impact能够自动找到链路,加载bit文件后,program时显示success,可是done信号一直为低,测试端口发现程序并未下载进去。请问这是为什么?其中:我采用了ise12.3,在生成bit文件时选择的start up 里面的时钟为jtag clk,其他保持默认设置。配置:m2-m0设置为101,done信号有外部上拉电阻,接到3.3v上。请问为什么done信号会一直为低,而为什么impact下载bit文件还显示success?可能的原因?还有其他需要注意的配置的事项?

用了virtex4器件,采用jtag下载,边界扫描方式,impact能够自动找到链路,加载bit文件后,program时显示success,可是done信号一直为低,测试端口发现程序并未下载进去。请问这是为什么?其中:我采用了ise12.3,在生成bit文件时选择的start up 里面的时钟为jtag clk,其他保持默认设置。配置:m2-m0设置为101,done信号有外部上拉电阻,接到3.3v上。请问为什么done信号会一直为低,而为什么impact下载bit文件还显示success?可能的原因?还有其他需要注意的配置的事项?

如何采用FPGA协处理器实现算法加速

当今的设计工程师受到面积、功率和成本的约束,不能采用GHz级的计算机实现嵌入式设计。在嵌入式系统中,通常是由相对数量较少的算法决定最大的运算需求。使用设计自动化工具可以将这些算法快速转换到硬件协处理器中。然后,协处理器可以有效地连接到处理器,产生“GHz”级的性能。

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