译码器

Basys3 FPGA 3-8译码器开发及应用

实验目的:
1 学习 Verilog HDL 基本语法
2 巩固 Vivado 2014.2 环境下的 Verilog HDL 编程设计的基础。

实验设备:
XILINX BASYS3

实验步骤:
1 打开vivado。
2 点create new project 进入新建工程向导

3 输入project名称,并选择存储地址,注意路径中不要有空格。

4 选择创建的文件类型为 RTL Project,设置编程语言和仿真语言为verilog 。不添加IP。不添加约束文件。

5 添加资源,目标语言和模拟语言选择verilog,然后点击next(3次)。

6 可以在filter中选择如下图选项来缩小查找范围,也可以直接在search里搜索“xc7a35tcpg236-1“,最后选择“xc7a35tcpg236-1”,点击next。

7 到达New Project Summary页面,点击finish。

8点击add sources

9 选择Add or Create Design Sources,next

10 Create File
11 输入文件名,OK。

14 双击设计文件shiyan3,输入3-8译码器代码。
module test(
input[2:0] swt,

基于FPGA 的LDPC 码编译码器联合设计

摘 要:该文通过对低密度校验(LDPC)码的编译码过程进行分析,提出了一种基于FPGA 的LDPC 码编译码器联合设计方法,该方法使编码器和译码器共用同一校验计算电路和复用相同的RAM 存储块,有效减少了硬件资源的消耗量。该方法适合于采用校验矩阵进行编码和译码的情况,不仅适用于全并行的编译码器结构,同时也适用于目前广泛采用的部分并行结构,且能够使用和积、最小和等多种译码算法。采用该方法对两组不同的LDPC 码进行部分并行结构的编译码器联合设计,在Xilinx XC4VLX80 FPGA 上的实现结果表明,设计得到的编码器和译码器可并行工作,且仅占用略多于单个译码器的硬件资源,提出的设计方法能够在不降低吞吐量的同时有效减少系统对硬件资源的需求。

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